需要做时序约束的情况：
时序约束（Timing Constraints）：设计人员对时序的要求，如时钟频率，输入输出延时等。
对时钟频率约束最简单的理解：告诉EDA工具设计中所使用的时钟频率是多少，工具才能按照所要求的时钟频率去优化布局布线，使设计能够在要求的时钟频率下正常工作。
为什么要做时序约束：代码写出来的时候，各功能块资源、寄存器资源、布线资源等资源是随机分布的，而布线不同路径导致延时时间不同，这样的话就会导致竞争冒险的出现。为了避免这种情况，必须对fpga资源布局布线进行时序约束以满足设计要求。
vivado时序约束步骤：
打开工程文件→generate bitstream→打开IMPLEMENTATION下的Open Implementation Design。会显示FPGA内部资源的结构图：
下面窗口的Timing：
此时还未添加时序约束，最下边一行黑字显示出来。
左侧叹号也有警告。
可点击Constrain Wizard约束向导，但是比较复杂一般不用。
可直接点击Edit Timing Constraints。
双击红框处创建时钟约束。1.
1.先定义时钟名称；2.选择端口。
1.选择端口类型；2.Find。
右箭头。
Set。
设置时钟的周期及上升沿、下降沿出现的时刻。
CTRL+S保存，OK。
close掉IMPLEMENTATION，点OK。重新Generate Bitstream。
这时再看.xdc文件发现多了一行：create_clock -period 20.000 -name sys_clk -waveform {0.000 10.000} [get_ports sys_clk]。之后如果再做时序约束，可以直接在.xdc文件加一行代码即可，只需修改周期与时钟名称。
在核心板原理图中搜索PL_GCLK（晶振产生的系统时钟）
连接到芯片的U18引脚。
把sys_clk连接到U18即完成时钟的管脚约束。
再看底板的原理图，找到复位按键。
找到PL_RESET与FPGA芯片的J15引脚连接。
在官方的Excel表格也已给出，可以看到是一致的。
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