这套题来自于网络收集（主要是CSDN），许多CSDN资源里的题都是这套，看过我前一篇博文的应该能发现有共同题，由于都是图形，很多懒得贴了，大致领会一下:P（因为发现上一篇被野鸡网站秒偷了，加个关注可见好了）

考试时间：2021年9月22日。

1.QPSK调制是把（2）个连续二进制bit映射成一个复数值的数据符号.

2.寄存器等价优化：综合工具等价寄存器优化会跨越代码一级模块。

3.整型变量-10在内存中存储的值是：1111_1111_1111_1111_1111_1111_1111_0110.

4.电位是指电路中某点与（参考点）之间的电压 //参考点可能选为地/0电位。

5.驻波比SWR=1的端口，反射系数为（0）

驻波比的计算公式为SWR=R/r=(1+K)/(1-K)，其中反射系数K=(R-r)/(R+r) ，K为负值时表明相位相反，R和r分别是输出阻抗和输入阻抗。当两个阻抗数值一样时，即达到完全匹配，反射系数K等于0，驻波比为1。这是一种理想的状况，实际上总存在反射，所以驻波比总是大于1的。驻波比是检验馈线传输效率的依据，电压驻波比要小于1.5，在工作频点的电压驻波比最好小于1.2。电压驻波比过大，将缩短通信距离，反射功率将返回发射机功放部分，容易烧坏功放管，影响通信系统正常工作。

6.逻辑低功耗设计中，对IO管脚的处理错误的是（器件的所有输出管脚都需要进行电流强度的约束）//一般约束指定信号的管脚和电平，再有input_delay的设置就可以了。

见：FPGA设计中两种IO约束：管脚约束，延迟约束-电子发烧友网

7.最利于减小关键路径延迟的表达式：（a+b)+(c+d）//类似于加法树的理念

8.关于奇偶校验的描述正确的是：奇偶校验使用1bit校验位。

9.以下哪些不是校验计算方法：（HASH）//BIP/CRC/FEC等是校验计算方法，HASH是思想。

10.关于竞争-冒险描述错误的是：（竞争和冒险总是伴随出现的）//有竞争不一定冒险，只有信号到达先后影响了电路瞬时输出造成错误（毛刺），才称为有冒险。

11.关于同步设计，说法错误的是（为保证逻辑设计可靠，必须保证整个电路中只有一个时钟域，同时只使用同一个时钟沿）//这里的同步设计是指整个电路系统大部分的地方是同步的，而并非是说每个地方都得是同步的，系统里还是可以存在多时钟域的。

异步电路

1. 电路的核心逻辑是组合电路，比如异步的FIFO/RAM读写信号、地址译码信号等电路；

2. 电路的输出不依赖于某一个时钟，也就说不是由时钟信号驱动触发器产生的；

3. 异步电路非常容易产生毛刺，且易受环境的影响，不利于器件的移植；

同步电路

1. 电路的核心逻辑是由各种各样的触发器实现的，所以比较容易使用寄存器的异步复位/置位端，以使整个电路有一个确定的初始状态；

2. 整个电路是由时钟沿驱动的；

3. 以触发器为主体的同步时序电路可以很好的避免毛刺的影响，使设计更可靠；

4. 同步时序电路利于器件移植，因为环境以及器件工艺对同步电路的影响几乎可以不考虑

5. 同步电路可以容易的组织流水线，提高芯片的运行速率

6. 同步电路可以很好的利用先进的设计工具，如静态时序分析工具等，为设计者提供了最大便利条件，便于电路错误分析，加快设计进度。

同步时序设计规则

1. 尽可能在整个设计中只使用一个主时钟，同时只适用同一个时钟沿，主时钟走FPGA 全局网络，因为FPGA器件中的全局时钟资源是专门为降低时钟的抖动和扭曲而设计的，在Xilinx FPGA当中，采用专门的时钟管理模块（CMT）来管理全局时钟资源，有效的提高了时钟的质量；

2. 在FPGA设计中，所有输入、输出信号均应通过寄存器寄存，寄存器接口当作异步接口考虑；

3. 当全部电路不能用同步电路设计的时候，也就是说需要多个时钟来实现的时候，原则上将电路分成多个局部同步电路来设计，各局部电路接口之间采用异步电路来考虑；

4. 电路设计中需要考虑时序余量，当设计无法满足理论最高频率的时候，芯片就会无法可靠工作

5. 电路中所有寄存器、状态机在单板上电复位时候应处于一个已知的状态；

12.仿真时，在模块实例语句中，悬空端口可通过端口表达式表示为空白来指定为悬空端口，模块的输入端悬空值为（z）

13.以下说法正确的是（采样用的时钟信号采样沿不能出现回勾、台阶）//从打拍的亚稳态角度出发，很显然时钟信号不能bug，不然就没救了吧w

这里见： https://www.bilibili.com/read/cv10493013

14.以下不属于FPGA硬件特征的描述是：（可预测的布线延时）//这合理吗？时序报表里面却是有net delay的，可能这个"预测"和常人的理解不太一样吧。

见：FPGA的原理与结构_去哪啊到二仙桥的博客-CSDN博客_fpga原理和结构

15.计算机输入设备不包括（耳机）

16.Xilinx的功耗估算工具是（Xpower Estimator）

17.SV中获取静态数组a和动态数组b的元素个数的方法是（$size(a)，b.size）

18.Verilog中的标识符可以是任意一组字母，数字和下划线的组合，但标识符的第一个字符不能是（数字）//就我所学的为数不多的语言里，还没见过标识符第一个字符能是数字的...

19.下面哪种接口不是串行信号？（DDR）//DDR是并行信号，有位宽的（例如8bit）；是串行信号的：USB（差分信号），SATA（差分信号），1000Base-X

20.有符号数105的原码（01101001），反码（01101001），补码（01101001）//正数，三个相同。如果是负数，原码（11101001），反码（10010110），补码（10010111）

21.非周期连续信号被理想冲激取样后，取样信号的频谱Fs(jw)是（连续(非周期)频谱）//时域离散-频域周期，时域周期-频域离散。反之，时域连续->频域非周期，时域非周期->频域连续。建立了一个“周期->离散，离散->周期”的链条，其中左值被当作时域，而右值被当作频域。

见：信号与系统——四对时域频域对应关系_captain飞虎大队的博客-CSDN博客_时域周期离散对应频域

22.关于同步设计描述错误的是（同步设计的功耗相对异步设计更低）//就算有clock-gating，时钟树本身总是要大体翻转的，远比异步那些操作数不隔离的情况要功耗大。

23.一个反相器转换时间tLH=7ns,tHL=13ns，最大信号频率为（50MHz）//1/(7ns+13ns)

24.以下叙述中不正确的是（一个函数内的复合语句在本函数范围内有效）//只在复合语句（函数中成对大括号构成的代码块）中有效，代码块外不可见。

见：c语言学习回顾4--- 函数_要努力丫！的博客-CSDN博客_函数中的形参是在栈中保存

25.对6'd53进行移位操作，先左移1位，再右移3位，得到（5）//11_0101<<1 = 10101_0，10_1010>>3 = 000_101，即5.

26.关于同步设计，下列说法错误的是（为保证逻辑设计可靠，必须保证整个电路中只有一个时钟域，同时只使用同一个时钟沿）//和11题是一样的。

27.用2k*8的sram芯片组成16k*16的存储器，需要SRAM芯片（16）片，片内地址和产生片选信号的地址分别为（11）位和（4）位 //两片一组构成16bit宽度，八组构成16k深度。片内2k深度为11位，片选因总共16片所以为4位。

28.关于时钟方案设计错误的是（驱动DDIO的时钟，如果采用内部锁相环驱动，输入时钟占空比不必过分要求）

见：原理图checklist_Risehuxyc的博客-CSDN博客_原理图checklist

对于逻辑芯片的输入时钟，如果使用内部锁相环，必须保证时钟的输入频率、占空比、抖动、输出频率满足锁相环要求。锁相环电路尽量按照芯片提供的参考电路设计。

29.-3.75用16bit补码表示（1bit符号位，7bit整数位，8bit小数位）为（）//原码3.75=1000_0011.1100_0000，反码=1111_1100.0011_1111，补码=1111_1100.0100_0000.实际上，先写出8bit，然后左边补1，右边补0也是可以的。

30.如图所示代码分析p=(15)，q=(24)

//i++后增，++j先增，从而p=5+5+5;q=8+8+8，即15，24

31.VHDL可以具有属性的项目包括如下哪些：（子类型、结构体、元件、函数）//有就选。

VHDL中具有属性的项目有:类型、子类型、过程、函数、信号、变量、常量、实体、结构体、配置、程序包、元件和语句标号

32.采用同步设计的好处（BCD）

//最形象的理解，异步设计用锁存器的时候，同步设计要用DFF，两个D-latch才构成一个DFF，同步怎么会比异步省面积呢？

在专用芯片(ASIC)的设计过程中,同步设计一般会比异步设计占用更多的资源。但是在FPGA设计过程中并不是这样。

33.下面哪些语言可以用来开发或验证FPGA逻辑模块（Verilog，System Verilog，C，C++）//HLS、SystemC都是C++，而C++是C写的，成了（？

34.关于异步设计的危害，下面说法正确的是（ABC）

35.SV中，下面哪些数据类型是四态（BCD）//reg、logic、time

 36.关于异步FIFO中full，empty信号的描述正确的是（AC）//full由写时钟产生，即上升沿与写时钟有关，而当读指针移动后，full出现下降沿，与读时钟有关；empty由读时钟产生。

 37.在一个8bit的存储单元中，能够存储的最小的有符号整数是（D）//0~255或-128~127

38. FPGA内使用相同时钟沿的同步数字电路，最高频率和哪些因素有关？（BC）

39. 要把10M时钟域下一个模10计数器的值，传递到异步100M时钟域下。以下说法正确的有（AD）//这个转格雷码没说打两拍，差点上当...

40. 关于跨时钟域处理，以下描述正确的是（ABCD）

//如果同步化是指打两拍，握手以后的多bit信号同步确实不需要同步化。