2022年5月（注意这个时间！！），在移植去年成熟项目时，其中部分常用的IP核综合时fail。
包括：
xilinx.com:ip:v_gamma_lut:1.0
xilinx.com:ip:v_frmbuf_wr:2.0
xilinx.com:ip:v_demosaic:1.0
xilinx.com:ip:v_frmbuf_rd:2.0
xilinx.com:ip:v_mix:2.0
xilinx.com:ip:v_tpg:7.0
查看工程ip目录路径，在project.srcs\sources_1\bd\design_system_new\ip\design_system_new_v_mix_0_0\hdl
中，原本去年2021年（注意这个时间）正常编译应后应包含verilog文件夹，并包含大量.v文件
但这次错误编译时（2022年5月，注意这个时间！！）hdl文件夹下却没有生成verilog文件夹，故导致错误。如下图，这次编译这个文件夹下只有一个.v，其他空空如也。
确定添加使用IP都没有问题，寻找官方解决方案，有同类问题描述。
参考官方论坛上的问题描述Xilinx Customer Community
论坛中描述的现象与我基本一致，本以为找到救星，但是按照步骤操作后，还是错误，未能解决。
突然想起来我今年年初（注意这个时间！！）遇到的一个坑，如下：
问题原因：vivado 2019.1中关于HLS的操作都不兼容2022年份这个系统时间。
解决办法：将windows或Linux的系统时间给改回为2021年，在TCL中复位工程reset_project，再次编译，结果正常了。
问题解决！！！再次不要问我为什么【愤怒脸】
上次有人评论问我这么改系统时间，windows下右下角时间-右键-调整时间，然后设置里这样改（注意“自动设置时间”要关闭）
后续，据说有一个补丁解决这个系统时间与版本不兼容问题，回头搜搜再试。如有同僚有这个补丁方案，欢迎评论分享。谢谢！
总结：vivado新老项目更迭，2022是个越不过去的砍！
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