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verilog 实现常用加法器

无牙大白鲨 2023-04-10 原文

  1. 半加器

半加器是最简单的加法器。它不考虑进位输入。其中A和B是两个加数，S是和，C_o是进位输出。

assign S     = A ^ B;
assign C_out = A & B;

2.全加器

全加器是多bit加法器的基础。C_i是进位输入。

 S=A⊕B⊕Ci；Co​=AB+Ci​(A⊕B)​；

module full_adder(
    input  A,
    input  B,
    input  C_i,
    output S,
    output C_o
);
    assign S    = A ^ B ^ C_i;
    assign C_o  = A & B | C_i&(a^b);
    // assign C_o  = A & B | A & C_i | B & C_i; // 也可以
endmodule

 3. 行波进位加法器

Ripple-carry adder, RCA。将全加器串联起来。 虽然RCA结构简单易于理解，但容易看出，每一位的运算结果Si都要依赖上一个进位Ci−1​才能得出。如下图所示，这会使得RCA的关键路径变得很长，而长关键路径会让电路难以满足时序要求。

module rca #(
    parameter width = 4
)(
    input  [width-1:0] A,
    input  [width-1:0] B,
    output [width-1:0] S,
     
    input  C_i,
    output C_o
);
    wire [width:0] C;
    genvar i;
    generate
        for (i=0; i<width; i=i+1)begin
            full_adder myadder(
                .A    (A[i]),
                .B    (B[i]),
                .C_i  (C[i]),
                .S    (S[i]),
                .C_o  (C[i+1]),
            );
        end
    endgenerate
    assign C[0] = C_i;
    assign C_o  = C[width];
endmodule

4.    超前进位加法器

Lookahead Carry Adder，LCA。超前进位加法器的思想是并行计算进位Ci，以缩短关键路径。

首先，令：

Pk=Ak⊕Bk，k=1,...,N
Gk=AkBk；   k=1,...,N

然后有 

Sk=Pi⊕Ck−1,  k=1, ..., N
Ck=Gi+Ck−1Pi, k=1, ..., N
Cout=CN
C0=Ci

对于4bit LCA有：

C0 = C_i;
C1=G0+C0P0
C2=G1+C1P1=G1+G0P1+C0P0P1
C3=G2+C2P2=G2+G1P2+G0P1P2+C0P0P1P2
C4=G3+C3P3=G3+G2P3+G1P2P3+G0P1P2P3+C0P0P1P2P3

超前进位加法器是通过公式直接导出最终结果与每个输入的关系，是一种用面积换性能的方法。
对于4bit LCA，进位输出C4C_4C4​的计算路径如下：

 

只需要三级门电路就可以得到，并且同时还计算出了P0... ​和G0…G3 ​等可以复用的结果。而根据之前的分析，RCA产生C4C_4C4​需要3+2+2+2=9级路径。加法器宽度越大，性能优势越明显。但LCA的逻辑门扇入扇出比较大，面积和复杂度都比较高。

代码如下：

`timescale 1ns/1ns

module lca_4(
	input		[3:0]       A_in  ,
	input	    [3:0]		B_in  ,
    input                   C_1   ,
 
 	output	 wire			CO    ,
	output   wire [3:0]	    S
);
    reg [3:0] G;
    reg [3:0] P;
    reg [4:0] C;
    always @ (*) begin 
        G = A_in & B_in;
        P = A_in ^ B_in;
        C[0] = C_1;
        C[1] = G[0] + (P[0] & C[0]);
        C[2] = G[1] + (P[1] & C[1]);
        C[3] = G[2] + (P[2] & C[2]);
        C[4] = G[3] + (P[3] & C[3]);
    end
    assign CO =  C[4];
    assign S = P ^ C[3:0];
endmodule

verilog实现quotspanlt

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