基于AHB_Bus_Matrix与AHB2APB Bridge 的多主多从架构设计

Starry丶 2023-04-11 原文

1. 功能

对于SoC来说 AMBA是片内各组件的通信协议，所以AMBA构成的片内通信接口架构就非常重要，它是各组件（例如CPU、USB、RAM、USART、SPI、I2C等）的高速公路。

例如

本篇内容就是实现一个这样的架构，通过该架构有利于理解SoC系统的架构。

2. 架构

整个架构可看作是一个SoC系统架构的残次品，核心是AHB_BUS_MATRIX与AHB2APB_BRIDGE，将各组件连接，如下图

可以看出并没有AHB master，此处我们通过TB实现

2.1. imperfect_soc_block_top

从架构图中可以看出，顶层的输入输出就是ahb_bus_matrix_3x3的 master接口以及usart和spi对外接口

Group	Signal	Direction	Width(bits)	Description
	hclk	input	1	AHB全局时钟
	pclk	input	1	APB全局时钟
	rstn	input	1	复位，低有效
	rstn_sck	input	1	用于波特率时钟的复位
MST_IO0	HADDR_mst0	input	HADDR_WIDTH	AHB写地址
	HBURST_mst0	input	3	AHB burst传输时传输的次数和递增方式
	HSIZE_mst0	input	3	决定传输数据的位宽
	HTRANS_mst0	input	2	传输状态
	HWDATA_mst0	input	HDATA_WIDTH	AHB写数据
	HWRITE_mst0	input	1	高为写，低为读
	HRDATA_mst0	output	HDATA_WIDTH	AHB读数据
	HREADY_mst0	output	1	Master收到的来自Slave有效信号
MST_IO1	HADDR_mst1	input	HADDR_WIDTH	AHB写地址
	HBURST_mst1	input	3	AHB burst传输时传输的次数和递增方式
	HSIZE_mst1	input	3	决定传输数据的位宽
	HTRANS_mst1	input	2	传输状态
	HWDATA_mst1	input	HDATA_WIDTH	AHB写数据
	HWRITE_mst1	input	1	高为写，低为读
	HRDATA_mst1	output	HDATA_WIDTH	AHB读数据
	HREADY_mst1	output	1	Master收到的来自Slave有效信号
MST_IO2	HADDR_mst2	input	HADDR_WIDTH	AHB写地址
	HBURST_mst2	input	3	AHB burst传输时传输的次数和递增方式
	HSIZE_mst2	input	3	决定传输数据的位宽
	HTRANS_mst2	input	2	传输状态
	HWDATA_mst2	input	HDATA_WIDTH	AHB写数据
	HWRITE_mst2	input	1	高为写，低为读
	HRDATA_mst2	output	HDATA_WIDTH	AHB读数据
	HREADY_mst2	output	1	Master收到的来自Slave有效信号
USART_IO	usart_rx_sck	input	1	usart_rx波特率时钟
	usart_rxd	input	1	usart通信单bit总线
	usart_tx_clk	output	1	usart_tx的波特率时钟
	usart_txd	output	1	usart通信单bit总线
SPI_IO	spi_sck	inout	1	波特率时钟，Master SPI为output、Slave SPI为input
	spi_mosi	inout	1	SPI单bit通信端口，Master SPI为output、Slave SPI为input
	spi_miso	inout	1	SPI单bit通信端口，Master SPI为input、Slave SPI为output
	spi_csn_i	input	CHIP_SEL_NUM	对Master/Slave SPI片选的控制信号
	spi_csn_o	output	CHIP_SEL_NUM	Master SPI对Slave SPI的片选控制

Parameter	Units	Description
HADDR_WIDTH	bit	AHB地址宽度
HDATA_WIDTH	bit	AHB数据宽度
PADDR_WIDTH	bit	地址宽度
PDATA_WIDTH	bit	写入or读出的数据位宽
AHB2APB_BRIDGE_PSEL_NUM	bit	AHB2APB桥片选Slave个数
PCLK_FREQ	HZ	pclk的时钟频率，较hclk频率低
USART_BAUD_RATE	bit per second	usart设定的波特率
SPI_BAUD_RATE	bit per second	spi设定的波特率
SPI_CHIP_SEL_NUM	bit	Master SPI可片选Slave SPI的个数
SPI_MSTR	bit	0表示Master SPI、1表示Slave SPI
SPI_CPOL	bit	表示sck空闲时的电平
SPI_CPHA	bit	用于确定sck对单bit输入采样沿和单bit输出的驱动沿
ASYNC_FIFO_WIDTH	bit	可选，异步FIFO深度
SRAM0_DEPTH	bit	SRAM0的深度
SRAM1_DEPTH	bit	SRAM1的深度

2.2. ahb_bus_matrix_3x3

从图中看出有mst_io0、mst_io1、mst_io2和slv_io0、slv_io1、slv_io2共六组接口，其中mst_io0、mst_io1、mst_io2表示三组与master交互的AHB接口，slv_io0、slv_io1、slv_io2表示三组与slave交互的AHB接口。

输入输出和参数如下

Group	Signal	Direction	Width(bits)	Description
	HCLK	input	1	时钟
	HRSTn	input	1	复位，低有效
MST_IO0	HADDR_mst0	input	HADDR_WIDTH	AHB写地址
	HBURST_mst0	input	3	AHB burst传输时传输的次数和递增方式
	HSIZE_mst0	input	3	决定传输数据的位宽
	HTRANS_mst0	input	2	传输状态
	HWDATA_mst0	input	HDATA_WIDTH	AHB写数据
	HWRITE_mst0	input	1	高为写，低为读
	HRDATA_mst0	output	HDATA_WIDTH	AHB读数据
	HREADY_mst0	output	1	Master收到的来自Slave有效信号
MST_IO1	HADDR_mst1	input	HADDR_WIDTH	AHB写地址
	HBURST_mst1	input	3	AHB burst传输时传输的次数和递增方式
	HSIZE_mst1	input	3	决定传输数据的位宽
	HTRANS_mst1	input	2	传输状态
	HWDATA_mst1	input	HDATA_WIDTH	AHB写数据
	HWRITE_mst1	input	1	高为写，低为读
	HRDATA_mst1	output	HDATA_WIDTH	AHB读数据
	HREADY_mst1	output	1	Master收到的来自Slave有效信号
MST_IO2	HADDR_mst2	input	HADDR_WIDTH	AHB写地址
	HBURST_mst2	input	3	AHB burst传输时传输的次数和递增方式
	HSIZE_mst2	input	3	决定传输数据的位宽
	HTRANS_mst2	input	2	传输状态
	HWDATA_mst2	input	HDATA_WIDTH	AHB写数据
	HWRITE_mst2	input	1	高为写，低为读
	HRDATA_mst2	output	HDATA_WIDTH	AHB读数据
	HREADY_mst2	output	1	Master收到的来自Slave有效信号

Group	Signal	Direction	Width(bits)	Description
SLV_IO0	HADDR_slv0	output	HADDR_WIDTH	AHB写地址
	HSEL_slv0	input	1	片选
	HBURST_slv0	output	3	AHB burst传输时传输的次数和递增方式
	HSIZE_slv0	output	3	决定传输数据的位宽
	HTRANS_slv0	output	2	传输状态
	HWDATA_slv0	output	HDATA_WIDTH	AHB写数据
	HWRITE_slv0	output	1	高为写，低为读
	HRDATA_slv0	input	HDATA_WIDTH	AHB读数据
	HREADYOUT_slv0	input	1	Slave准备信号
SLV_IO1	HADDR_slv0	output	HADDR_WIDTH	AHB写地址
	HSEL_slv1	input	1	片选
	HBURST_slv1	output	3	AHB burst传输时传输的次数和递增方式
	HSIZE_slv1	output	3	决定传输数据的位宽
	HTRANS_slv1	output	2	传输状态
	HWDATA_slv1	output	HDATA_WIDTH	AHB写数据
	HWRITE_slv1	output	1	高为写，低为读
	HRDATA_slv1	input	HDATA_WIDTH	AHB读数据
	HREADYOUT_slv1	input	1	Slave准备信号
SLV_IO2	HADDR_slv0	output	HADDR_WIDTH	AHB写地址
	HSEL_slv2	input	1	片选
	HBURST_slv2	output	3	AHB burst传输时传输的次数和递增方式
	HSIZE_slv2	output	3	决定传输数据的位宽
	HTRANS_slv2	output	2	传输状态
	HWDATA_slv2	output	HDATA_WIDTH	AHB写数据
	HWRITE_slv2	output	1	高为写，低为读
	HRDATA_slv2	input	HDATA_WIDTH	AHB读数据
	HREADYOUT_slv2	input	1	Slave准备信号

Parameter	Units	Description
HADDR_WIDTH	bit	AHB地址宽度
HDATA_WIDTH	bit	AHB数据宽度

2.3. sram0与sram1

SRAM的是挂载到AHB上，sram的时序满足标准握手时序，与AHB不同。

故需要有一个中间模块的进行转换，如下图

Signal	Direction	Width(bits)	Description
HCLK	input	1	时钟
HRSTn	input	1	复位，低有效
HADDR	input	HADDR_WIDTH	AHB写地址
HSEL	input	1	片选
HBURST	input	3	AHB burst传输时传输的次数和递增方式
HSIZE	input	3	决定传输数据的位宽
HTRANS	input	2	传输状态
HWDATA	input	HDATA_WIDTH	AHB写数据
HWRITE	input	1	高为写，低为读
HRDATA	output	HDATA_WIDTH	AHB读数据
HREADYOUT	output	1	SRAM准备信号

Parameter	Units	Description
HADDR_WIDTH	bit	AHB地址宽度
HDATA_WIDTH	bit	AHB数据宽度
SRAM_DEPTH	bit	SRAM的深度

2.4. ahb2apb_bridge

AHB2APB桥作为AHB Slave，同时也是APB master

Signal	Direction	Width(bits)	Description
HCLK	input	1	时钟
HRSTn	input	1	复位，低有效
HADDR	input	HADDR_WIDTH	AHB写地址
HSEL	input	1	片选
HBURST	input	3	AHB burst传输时传输的次数和递增方式
HSIZE	input	3	决定传输数据的位宽
HTRANS	input	2	传输状态
HWDATA	input	HDATA_WIDTH	AHB写数据
HWRITE	input	1	高为写，低为读
HRDATA	output	HDATA_WIDTH	AHB读数据
HREADYOUT	output	1	SRAM准备信号
pclk	input	1	APB时钟
paddr	output	PADDR_WIDTH	用于访问usart_tx和usart_rx内部FIFO
pwrite	output	1	1表示写，0表示读
psel	output	PSEL_SUM	用于对APB slave选通
penable	output	1	APB使能
pwdata	output	PDATA_WIDTH	写数据
prdata	input	PDATA_WIDTH	读出的数据
pready	input	1	apb slave准备标志

Parameter	Units	Description
HADDR_WIDTH	bit	AHB地址宽度
HDATA_WIDTH	bit	AHB数据宽度
PSEL_NUM	bit	APB片选Slave个数
PADDR_WIDTH	bit	APB地址宽度
PDATA_WIDTH	bit	APB数据宽度

2.5. usart

这个串口是挂载在APB上的，该模块可参考已有设计

Signal	Direction	Width(bits)	Description
prstn_sck	input	1	tx_sck时钟复位信号
pclk	input	1	APB时钟
prstn	input	1	复位信号
paddr	input	PADDR_WIDTH	用于访问usart_tx和usart_rx内部FIFO
pwrite	input	1	1表示写，0表示读
psel	input	1	是否对usart选通
penable	input	1	APB使能
pwdata	input	PDATA_WIDTH	写数据
prdata	input	PDATA_WIDTH	读出的数据
pready	output	1	usart准备标志
rx_sck	input	1	usart_rx波特率时钟
rxd	input	1	usart通信单bit总线
tx_clk	output	1	usart_tx的波特率时钟
txd	output	1	usart通信单bit总线

之后是参数描述

Parameter	Units	Description
BAUD_RATE	bit	设定的波特率
PCLK_FREQ	bit	pclk的时钟频率
PADDR_WIDTH	bit	地址宽度
PDATA_WIDTH	bit	数据宽度
ASYNC_FIFO_DEPTH	bit	USART_TX和USART_RX中异步FIFO深度

2.6. spi

这里的SPI也是挂载到APB上，该模块可参考已有设计

Signal	Direction	Width(bits)	Description
prstn_sck	input	1	sck时钟复位信号
pclk	input	1	APB时钟
prstn	input	1	复位信号
paddr	input	PADDR_WIDTH	用于访问spi内部寄存器
pwrite	input	1	1表示写，0表示读
psel	input	1	是否对spi选通
penable	input	1	APB使能
pwdata	input	PDATA_WIDTH	写数据
prdata	input	PDATA_WIDTH	读出的数据
pready	output	1	spi准备标志
sck	inout	1	波特率时钟，Master SPI为output、Slave SPI为input
mosi	inout	1	SPI单bit通信端口，Master SPI为output、Slave SPI为input
miso	inout	1	SPI单bit通信端口，Master SPI为input、Slave SPI为output
csn_i	input	CHIP_SEL_NUM	对Master/Slave SPI片选的控制信号
csn_o	output	CHIP_SEL_NUM	Master SPI对Slave SPI的片选控制

之后是参数描述

Parameter	Units	Description
BAUD_RATE	bit per second	设定的波特率
PCLK_FREQ	HZ	clk的时钟频率
PADDR_WIDTH	bit	地址宽度
PDATA_WIDTH	bit	写入or读出的数据位宽
CHIP_SEL_NUM	bit	Master SPI可片选Slave SPI的个数
MSTR	bit	0表示Master SPI、1表示Slave SPI
CPOL	bit	表示sck空闲时的电平
CPHA	bit	用于确定sck对单bit输入采样沿和单bit输出的驱动沿
ASYNC_FIFO_WIDTH	bit	可选，异步FIFO深度

2.7. timer

计时器，用于对全局进行计时

Signal	Direction	Width(bits)	Description
pclk	input	1	APB时钟
prstn	input	1	复位信号
paddr	input	PADDR_WIDTH	用于访问timer内部寄存器
pwrite	input	1	1表示写，0表示读
psel	input	1	是否对usart选通
penable	input	1	APB使能
pwdata	input	PDATA_WIDTH	写数据
prdata	input	PDATA_WIDTH	读出的数据
pready	output	1	timer准备标志
pslverr	output	1	用于表示paddr访问错误

之后是参数描述

Parameter	Units	Description
PADDR_WIDTH	bit	地址宽度
PDATA_WIDTH	bit	写入or读出的数据位宽

3. 逻辑设计

3.1. imperfect_soc_block_top

3.2. ahb_bus_matrix_3x3

3.3. sram

由于sram分为ahb2sram桥和sram本体两个模块，分别进行设计。

ahb2sram

这个模块可以参考高级高性能总线（Advanced High-performance Bus, AHB）中AHB2Standard_Handshake_Bridge的设计。

不过区别是，sram是单口RAM，而上文中的AHB2标准握手的桥其实是适用于双口RAM，需要作一下转换。

sram

单口RAM应该非常熟悉了，但是有一个问题需要解决sram中memory如何定义？

是定义成reg [7:0] mem[MEM_NUM-1:0];还是reg [31:0] mem[MEM_NUM-1:0];？

本文选择前者，因为AHB每次访问数据位宽不一定就是4 Byte，但绝对是按字节寻址，所以前者处理比较方便。

所以迎面而来第二个问题给定addr，sram如何知道要访问的数据位宽？

AHB中有hsize定义了访问数据中有效的位宽，而sram这边不知道啊。

比如sram中addr是32’h0，wdata是32’hFFFF，而AHB那边给到的hsize是3’b0，就是说AHB要写入32’h0这个地址中32’hFFFF中仅1 byte大小的值，那么sram就不知道了

所以此处的sram也加入一个输入size，用于指示访问的数据位宽，其含义与AHB中HSIZE含义相同。

3.4. ahb2apb_bridge

3.5. usart

可以直接参考通用同步异步收发器（Universal Synchronous/Asynchronous Receiver/Transmitter, USART）

接口也是APB

3.6. spi

直接参考串行外设接口（Serial Peripheral Interface, SPI）

接口也是APB

3.7. timer

计时器的逻辑比较简单，就是一个计数器，可通过APB置数或是读出。

但是要注意计数器计算的是pclk持续的拍数，并不是真正的时间。如果要换算成us、ms等单位的时间，还需要乘或除一个常数，这个在硬件上综合会很不可控，建议通过软件实现，所以timer的RTL代码就不提供单位换算了。

代码如下

module timer#(
	parameter PADDR_WIDTH	=	8,
	parameter PDATA_WIDTH 	=	16
	)(
	input 					 		prstn,
	input 					 		pclk,
		
	input 	[PADDR_WIDTH-1:0]		paddr,
	input 					 		pwrite,
	input 					 		psel,
	input 					 		penable,
	input 	[PDATA_WIDTH-1:0]		pwdata,
	output 	[PDATA_WIDTH-1:0]		prdata,
	output 					 		pready,
	output 					 		pslverr
	);
	
localparam	CNT_ADDR = ;

reg 	[PDATA_WIDTH-1:0]		cnt;
reg 	[PDATA_WIDTH-1:0]		prdata_r;
reg 							pslverr_r;

assign pready = 1'b1;

always@(posedge pclk or negedge prstn) begin
	if(!prstn)
		pslverr_r <= 1'b0;
	else if((paddr != CNT_ADDR) && psel && !penable)
		pslverr_r <= 1'b1;
	else
		pslverr_r <= 1'b0;
end

assign pslverr = pslverr_r;

always@(posedge pclk or negedge prstn) begin
	if(!prstn)
		cnt <= 'd0;
	else if((paddr == CNT_ADDR) && pwrite && psel && penable && pready)
		cnt <= pwdata;
	else
		cnt <= cnt + 'd1;
end

always@(posedge pclk or negedge prstn) begin
	if(!prstn)
		prdata_r <= 'd0;
	else if((paddr == CNT_ADDR) && (!pwrite) && psel && (!penable))
		prdata_r <= cnt;
end

assign prdata = prdata_r;

endmodule

4. 测试

有关基于AHB_Bus_Matrix与AHB2APB Bridge 的多主多从架构设计的更多相关文章

叮咚买菜基于 Apache Doris 统一 OLAP 引擎的应用实践 - 2
导读：随着叮咚买菜业务的发展，不同的业务场景对数据分析提出了不同的需求，他们希望引入一款实时OLAP数据库，构建一个灵活的多维实时查询和分析的平台，统一数据的接入和查询方案，解决各业务线对数据高效实时查询和精细化运营的需求。经过调研选型，最终引入ApacheDoris作为最终的OLAP分析引擎，Doris作为核心的OLAP引擎支持复杂地分析操作、提供多维的数据视图，在叮咚买菜数十个业务场景中广泛应用。作者｜叮咚买菜资深数据工程师韩青叮咚买菜创立于2017年5月，是一家专注美好食物的创业公司。叮咚买菜专注吃的事业，为满足更多人“想吃什么”而努力，通过美好食材的供应、美好滋味的开发以及美食品牌的孵
基于C#实现简易绘图工具【100010177】 - 2
C#实现简易绘图工具一.引言实验目的:通过制作窗体应用程序(C#画图软件),熟悉基本的窗体设计过程以及控件设计,事件处理等,熟悉使用C#的winform窗体进行绘图的基本步骤,对于面向对象编程有更加深刻的体会.Tutorial任务设计一个具有基本功能的画图软件**·包括简单的新建文件,保存,重新绘图等功能**·实现一些基本图形的绘制,包括铅笔和基本形状等,学习橡皮工具的创建**·设计一个合理舒适的UI界面**注明:你可能需要先了解一些关于winform窗体应用程序绘图的基本知识,以及关于GDI+类和结构的知识二.实验环境Windows系统下的visualstudio2017C#窗体应用程序三.
kvm虚拟机安装centos7基于ubuntu20.04系统 - 2
需求：要创建虚拟机，就需要给他提供一个虚拟的磁盘，我们就在/opt目录下创建一个10G大小的raw格式的虚拟磁盘CentOS-7-x86_64.raw命令格式：qemu-imgcreate-f磁盘格式磁盘名称磁盘大小qemu-imgcreate-f磁盘格式-o?1.创建磁盘qemu-imgcreate-fraw/opt/CentOS-7-x86_64.raw10G执行效果#ls/opt/CentOS-7-x86_64.raw2.安装虚拟机使用virt-install命令，基于我们提供的系统镜像和虚拟磁盘来创建一个虚拟机，另外在创建虚拟机之前，提前打开vnc客户端，在创建虚拟机的时候，通过vnc
ruby-on-rails - (Ruby,Rails) 基于角色的身份验证和用户管理...？ - 2
我正在寻找用于Rails的优质管理插件。似乎大多数现有的插件/gem(例如“restful_authentication”、“acts_as_authenticated”)都围绕着self注册等展开。但是，我正在寻找一种功能齐全的基于管理/管理角色的解决方案——但不是简单地附加到另一个非基于角色的解决方案。如果我找不到，我想我会自己动手......只是不想重新发明轮子。最佳答案 RyanBates最近做了两个关于授权的railscast(注意身份验证和授权之间的区别；身份验证检查用户是否如她所说的那样，授权检查用户是否有权访问资源
ruby - 在 Rakefile 中动态生成 Rake 测试任务(基于现有的测试文件) - 2
我正在根据Rakefile中的现有测试文件动态生成测试任务。假设您有各种以模式命名的单元测试文件test_.rb.所以我正在做的是创建一个以“测试”命名空间内的文件名命名的任务。使用下面的代码，我可以用raketest:调用所有测试require'rake/testtask'task:default=>'test:all'namespace:testdodesc"Runalltests"Rake::TestTask.new(:all)do|t|t.test_files=FileList['test_*.rb']endFileList['test_*.rb'].eachdo|task|n
ruby - 如何使用 Ruby 基于字母数字字符串生成颜色？ - 2
我想要像“嘿那里”这样的东西变成，例如，#316583。我希望将任意长度的字符串“归结”为十六进制颜色。我不知道从哪里开始。我在想，每个字符串的MD5散列都是不同的-但如何将该散列转换为十六进制颜色数字？最佳答案你可以只取几位前几位:require'digest/md5'color=Digest::MD5.hexdigest('Mytext')[0..5] 关于ruby-如何使用Ruby基于字母数字字符串生成颜色？，我们在StackOverflow上找到一个类似的问题：
【自动驾驶环境感知项目】——基于Paddle3D的点云障碍物检测 - 2
文章目录1.自动驾驶实战：基于Paddle3D的点云障碍物检测1.1环境信息1.2准备点云数据1.3安装Paddle3D1.4模型训练1.5模型评估1.6模型导出1.7模型部署效果附录show_lidar_pred_on_image.py1.自动驾驶实战：基于Paddle3D的点云障碍物检测项目地址——自动驾驶实战：基于Paddle3D的点云障碍物检测课程地址——自动驾驶感知系统揭秘1.1环境信息硬件信息CPU:2核AI加速卡:v100总显存:16GB总内存:16GB总硬盘:100GB环境配置Python:3.7.4框架信息框架版本:PaddlePaddle2.4.0（项目默认框架版本为2.3
ruby - 规范测试基于 EventMachine 的(Reactor)代码 - 2
我正在尝试整个BDD方法并想测试AMQP基于Vanilla的方面Ruby我正在写的应用程序。选择Minitest后作为与其他名副其实的蔬菜框架不同的平衡功能和表现力的测试框架，我着手编写此规范:#File./test/specs/services/my_service_spec.rb#Requirementsfortestrunningandconfigurationrequire"minitest/autorun"require"./test/specs/spec_helper"#Externalrequires#MinitestSpecsforEventMachinerequire
ruby - JSON的基于流的解析和写入 - 2
我分1,000个批处理从服务器获取大约20,000个数据集。每个数据集都是一个JSON对象。坚持这会产生大约350MB的未压缩明文。我的内存限制为1GB。因此，我以追加模式将每1,000个JSON对象作为一个数组写入到一个原始JSON文件中。结果是一个包含20个需要聚合的JSON数组的文件。无论如何我都需要触摸它们，因为我想添加元数据。一般RubyYajlParser使这成为可能:raw_file=File.new(path_to_raw_file,'r')json_file=File.new(path_to_json_file,'w')datasets=[]parser=Yajl::
ruby-on-rails - Rails/Ruby 的痛苦 - 如何检查 gem 是否基于 UNIX/类 UNIX？ - 2
有什么方法可以查看gem是否仅在UNIX/类UNIX系统上受支持？是否有任何gem可以“筛选”所有gem并查看在Windows上使用它是否有任何问题。最佳答案简短回答:否。老实说，Windows在Ruby世界里是二等公民。这主要是因为Linux、BSD、OSX和几乎所有其他基于POSIX的系统都同意一件事，而Windows将去做完全不同的事情。即使是用于Windows的gem也可能偶尔会由于开发人员的疏忽而损坏。大多数gem作者没有针对Windows运行并依赖于用户错误报告的持续集成服务器。支持Windows很困难，不仅因为AP

基于AHB_Bus_Matrix与AHB2APB Bridge 的多主多从 架构设计

目录

1. 功能

2. 架构

2.1. imperfect_soc_block_top

2.2. ahb_bus_matrix_3x3

2.3. sram0与sram1

2.4. ahb2apb_bridge

2.5. usart

2.6. spi

2.7. timer

3. 逻辑设计

3.1. imperfect_soc_block_top

3.2. ahb_bus_matrix_3x3

3.3. sram

ahb2sram

sram

3.4. ahb2apb_bridge

3.5. usart

3.6. spi

3.7. timer

4. 测试

有关基于AHB_Bus_Matrix与AHB2APB Bridge 的多主多从 架构设计的更多相关文章

随机推荐

基于AHB_Bus_Matrix与AHB2APB Bridge 的多主多从架构设计

有关基于AHB_Bus_Matrix与AHB2APB Bridge 的多主多从架构设计的更多相关文章