计数器是数字电路中常见的元件之一，它能够按照一定的规律进行计数。在FPGA开发中，我们可以使用硬件描述语言Verilog来实现一个简单的计数器。本文将为您详细介绍如何使用Verilog编写一个基于FPGA的计数器，并提供相应的源代码。首先，我们需要定义计数器的功能和规格。在本例中，我们将实现一个4位二进制计数器，它将从0开始，每次加1，直到达到最大值15后重新从0开始。我们将使用FPGA上的时钟信号作为计数器的时钟源，并通过按下一个按钮来启动计数器。接下来，我们使用Verilog语言来描述计数器的行为。我们需要定义计数器的输入和输出端口，以及内部的寄存器和逻辑电路。modulecounter(

    在最后一个例程中笔者精挑细选了一个较为综合性的项目实战，其中覆盖了很多知识点，也是从一个转产产品中所提炼出来的，所以非常贴近实战项目。    整个工程实现了用户通过对上位机PC端人机界面的操作，即可达到控制豌豆开发并行DAC输出给定频率和初始相位的正弦波、三角波、方波、梯形波的效果，上位机通信接口同时支持USB2.0、串口RS232和千兆网口LAN，但是同一时刻只能选择一种接口与开发板通信，为此笔者专门用Labview搭建了上位机人机界面环境并压缩成安装包，大家直接解压安装到PC端即可，上位机的具体操作将在后面详细介绍，如图1所示是豌豆开发板Artix7上并行DAC的电路。    数字

        本次设计是基于FPGA的电子琴，设计要求如下：         本次我采用modelsim仿真的方式验证设计功能的正确性。工作时钟选择50MHZ。        所谓电子琴，本质就是用按键控制蜂鸣器发出不同频率的声音。我们平时所接触的音乐，从低音到高音，从哆瑞咪发到嗦啦西，都有相应的频率与之对应。音符与频率对应关系如下：         所以整个设计的思路就是，按下按键，控制蜂鸣器的管脚产生相应频率的方波即可。下面首先给出整个设计的总体rtl视图，然后再根据此图讲解各个模块                 首先，clock_gen模块的作用就是对系统时钟进行分频，系统时钟是50

数码管动态显示在上一小节当中，我们对数码管的静态显示做了一个详细的讲解；但是如果单单只掌握数码管的静态显示这种显示方式是远远不够的，因为数码管的静态显示当中，被选中的数码位它们显示的内容都是相同的，这种显示方式在我们的实际应用当中显然是不合适的；我们希望控制每个数码位能够独立的显示我们想要显示的内容，如何实现这一操作呢？就是本小节所要讲解的内容：数码管的动态显示。本小节的主要内容分为两个部分：第一部分是理论学习，在这一部分，我们会对数码管的动态显示的工作原理做一个详细的讲解；第二部分是实战演练，在这一部分，会通过实验工程设计并实现数码管的动态显示。首先是理论学习1理论学习我们征途系列开发板使用

FPGA型号：CycloneIVEPFCE10F17C8  开发工具：Quartus13.0专业版 Modelsim10.1d文章目录状态机一、设计思路二、代码设计1.顶层代码2.测试代码三、仿真状态机状态机由状态寄存器和组合逻辑电路构成，能够根据控制信号按照预先设定的状态进行状态转移，是协调相关信号动作、完成特定操作的控制中心。状态机的4个要素：现态、条件、动作、次态。“现态”和“条件”是因，“动作”和“次态”是果。1）现态：指当前所处状态；2）条件：又称“事件”。当条件被满足时，将会触发一个动作，或者执行一次状态的迁移。3）动作：条件满足后执行的动作。条件满足后执行的动作。动作执行完毕后，

博主参考和学习的博客AXI协议基础知识。这篇博客比较详细地介绍了AXI总线，并且罗列了所有的通道和端口，写代码的时候可以方便地进行查表。AXI总线，AXI_BRAM读写仿真测试。这篇文章为代码的书写提供大致的思路，比如状态机和时序的控制问题，可以参考。valid-ready双向握手机制双向握手机制的实质是：数据接收方R告诉数据发送方T“我准备好接收数据了”，并拉高ready；同样的，数据发送方T告诉数据接收方R“我准备好发送数据了”，并拉高valid。数据发送方给出valid，数据接收方给出ready重点：只有在valid和ready同时拉高时，表面成功握手，数据才得以传输。【例】比如下图，当

文章目录前言一、独立按键消抖原理二、按键消抖程序实现（Verilog）1.按键触发判断2.计数器模块实现3.按键状态更新4.按键控制led亮灭三、仿真测试文件编写四、编译结果前言利用verilog语言实现独立按键消抖，文章首先对按键抖动产生的原因、消抖原理进行简要解释；之后详细阐述各模块verilog语言实现方法；最后利用四个独立按键控制led亮灭，在vivado下进行源码设计与仿真。（完成程序代码附在文章结尾）一、独立按键消抖原理按键一般是机械弹性开关，由于机械触点的弹性作用，机械触点断开、闭合时会伴随着一连串的抖动，这个抖动会使得按键输出的高低电平连续变化，而这并不是真正的按下按键，如果直

避免latchverilogFPGA基础练习2发现问题，用技术解决问题。兴趣是自己的源动力!目录避免latchverilogFPGA基础练习2前言一、latch是什么？二、latch出现的场景和危害2.1场景2.2危害2.3组合逻辑和时序逻辑2.4同步（时序）逻辑电路和异步（时序）逻辑电路三、如何避免latch总结前言本文由如何避免latch的问题场景，来更详细的描述verilog中的组合逻辑电路和时序逻辑电路等等理论知识。由latch这个问题入手来阐述更多理论知识，有助于更好的理解和记忆。一、latch是什么？Latch其实就是锁存器，是一种在异步电路系统中，对输入信号电平敏感的单元，用来存

串口收发之RAM存储前言整体设计模块划分RAMIP核创建RAMIP核IP核测试前言实现上位机通过串口发送数据到FPGA，FPGA接收到数据后将其存储在RAM的一段连续空间中，然后通过按键触发读出RAM数据，再通过串口发送到上位机。整体设计模块划分1、串口接收模块；2、按键消抖模块3、创建RAMIP核模块4、RAMIP核控制模块；5、串口发送模块。前面已经设计好了串口发送模块，串口接收模块和按键消抖模块，还剩RAMIP的创建和控制RAM模块的设计。控制RAM读写的逻辑：1、简易双端口RAM，有两组地址：写地址wraddress、读地址rdaddress；2、只设置了写使能wren，没有设置读使能

写在前面从本文开始，将连载fpga开发基础知识，将这几年浅显的fpga开发经验整理出来，一是梳理一下这几年给别人做fpga的经历，同时也是分享给大家，也希望大牛批评指正。一、UART串口通信基本概念串口通信是非常基本且应用十分广泛的低速通信接口，无论是在dsp、单片机、arm还是在fpga中，编写uart串口通信程序是必备的基础。首先要先了解UART串口通信的基本概念，UART串口通信是全双工的，支持发送和接收通信同时进行。硬件上UART串口只需要两条线tx和rx，分别进行发送和接收。UART串口通信没有同步时钟线，这就需要引入一个概念波特率来区分两位数据实现串行通信，波特率是指每秒传输的位数