关键词：流水线，乘法器硬件描述语言的一个突出优点就是指令执行的并行性。多条语句能够在相同时钟周期内并行处理多个信号数据。但是当数据串行输入时，指令执行的并行性并不能体现出其优势。而且很多时候有些计算并不能在一个或两个时钟周期内执行完毕，如果每次输入的串行数据都需要等待上一次计算执行完毕后才能开启下一次的计算，那效率是相当低的。流水线就是解决多周期下串行数据计算效率低的问题。流水线流水线的基本思想是：把一个重复的过程分解为若干个子过程，每个子过程由专门的功能部件来实现。将多个处理过程在时间上错开，依次通过各功能段，这样每个子过程就可以与其他子过程并行进行。假如一个洗衣店内洗衣服的过程分为4个阶段
除法器原理（定点）和十进制除法类似，计算27除以5的过程如下所示：除法运算过程如下：(1)取被除数的高几位数据，位宽和除数相同（实例中是3bit数据）。(2)将被除数高位数据与除数作比较，如果前者不小于后者，则可得到对应位的商为1，两者做差得到第一步的余数；否则得到对应的商为0，将前者直接作为余数。(3)将上一步中的余数与被除数剩余最高位1bit数据拼接成新的数据，然后再和除数做比较。可以得到新的商和余数。(4)重复过程(3)，直到被除数最低位数据也参与计算。需要说明的是，商的位宽应该与被除数保持一致，因为除数有可能为1。所以上述手动计算除法的实例中，第一步做比较时，应该取数字27最高位1(3
除法器原理（定点）和十进制除法类似，计算27除以5的过程如下所示：除法运算过程如下：(1)取被除数的高几位数据，位宽和除数相同（实例中是3bit数据）。(2)将被除数高位数据与除数作比较，如果前者不小于后者，则可得到对应位的商为1，两者做差得到第一步的余数；否则得到对应的商为0，将前者直接作为余数。(3)将上一步中的余数与被除数剩余最高位1bit数据拼接成新的数据，然后再和除数做比较。可以得到新的商和余数。(4)重复过程(3)，直到被除数最低位数据也参与计算。需要说明的是，商的位宽应该与被除数保持一致，因为除数有可能为1。所以上述手动计算除法的实例中，第一步做比较时，应该取数字27最高位1(3
FIR（FiniteImpulseResponse）滤波器是一种有限长单位冲激响应滤波器，又称为非递归型滤波器。FIR滤波器具有严格的线性相频特性，同时其单位响应是有限长的，因而是稳定的系统，在数字通信、图像处理等领域都有着广泛的应用。FIR滤波器原理FIR滤波器是有限长单位冲击响应滤波器。直接型结构如下：FIR滤波器本质上就是输入信号与单位冲击响应函数的卷积，表达式如下：FIR滤波器有如下几个特性：(1)响应是有限长序列。(2)系统函数在|z|>0处收敛，极点全部在z=0处，属于因果系统。(3)结构上是非递归的，没有输出到输入的反馈。(4)输入信号相位响应是线性的，因为响应函数h(n)系数是
FIR（FiniteImpulseResponse）滤波器是一种有限长单位冲激响应滤波器，又称为非递归型滤波器。FIR滤波器具有严格的线性相频特性，同时其单位响应是有限长的，因而是稳定的系统，在数字通信、图像处理等领域都有着广泛的应用。FIR滤波器原理FIR滤波器是有限长单位冲击响应滤波器。直接型结构如下：FIR滤波器本质上就是输入信号与单位冲击响应函数的卷积，表达式如下：FIR滤波器有如下几个特性：(1)响应是有限长序列。(2)系统函数在|z|>0处收敛，极点全部在z=0处，属于因果系统。(3)结构上是非递归的，没有输出到输入的反馈。(4)输入信号相位响应是线性的，因为响应函数h(n)系数是
串行FIR滤波器设计设计说明设计参数不变，与并行FIR滤波器参数一致。即，输入频率为7.5MHz和250KHz的正弦波混合信号，经过FIR滤波器后，高频信号7.5MHz被滤除，只保留250KMHz的信号。输入频率：7.5MHz和250KHz采样频率：50MHz阻带：1MHz-6MHz阶数：15（N=15）串行设计，就是在16个时钟周期内对16个延时数据分时依次进行乘法、加法运算，然后在时钟驱动下输出滤波值。考虑到FIR滤波器系数的对称性，计算一个滤波输出值的周期可以减少到8个。串行设计时每个周期只进行一次乘法运算，所以设计中只需一个乘法器即可。此时数据需要每8个时钟周期有效输入一次，但是为了保
串行FIR滤波器设计设计说明设计参数不变，与并行FIR滤波器参数一致。即，输入频率为7.5MHz和250KHz的正弦波混合信号，经过FIR滤波器后，高频信号7.5MHz被滤除，只保留250KMHz的信号。输入频率：7.5MHz和250KHz采样频率：50MHz阻带：1MHz-6MHz阶数：15（N=15）串行设计，就是在16个时钟周期内对16个延时数据分时依次进行乘法、加法运算，然后在时钟驱动下输出滤波值。考虑到FIR滤波器系数的对称性，计算一个滤波输出值的周期可以减少到8个。串行设计时每个周期只进行一次乘法运算，所以设计中只需一个乘法器即可。此时数据需要每8个时钟周期有效输入一次，但是为了保
