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1.1 Verilog 门的类型

关键词:三态门,上下拉,选择器门级建模,是使用基本的逻辑单元,例如与门,与非门等,进行更低级抽象层次上的设计。与行为级建模相比,门级建模更注重硬件的实现方法,即通过连接一些基本门电路去实现多种逻辑功能。虽然行为级建模最后也会被综合成基本的门级电路网络,但对于复杂的设计来说,行为级建模的效率远远高于门级建模。所以目前Verilog大多数用于描述数字设计的行为级层次(RTL),一般只注重设计实现的算法或流程,而不用特别关心具体的硬件实现方式。有些设计,例如门控时钟,就需要使用基本门单元,来增加电路的可控性与可靠性。多输入门多输入门只有单个输出,有单个或多个输入端。Verilog内置多输入门如下:a

1.2 Verilog 开关级建模

关键词:MOS,CMOS,双向开关,PAD开关级建模是比门级建模更为低级抽象层次上的设计。在极少数情况下,设计者可能会选择使用晶体管作为设计的底层模块。随着电路设计复杂度及相关先进工具的出现,以开关为基础的数字设计慢慢步入黄昏。目前,Verilog仅仅提供了用逻辑值0、1、x、z作为相关驱动强度的数字设计能力,因此,Verilog中晶体管也仅被当做导通或截止的开关。MOS开关MOS开关有2种,用如下关键字声明:nmos(N类型MOS管)pmos(P类型MOS管)rnmos(带有高阻抗的NMOS管)rpmos(带有高阻抗的PMOS管)MOS管用来为开关逻辑建模,数据从输入流入输出,可通过适当设置

1.2 Verilog 开关级建模

关键词:MOS,CMOS,双向开关,PAD开关级建模是比门级建模更为低级抽象层次上的设计。在极少数情况下,设计者可能会选择使用晶体管作为设计的底层模块。随着电路设计复杂度及相关先进工具的出现,以开关为基础的数字设计慢慢步入黄昏。目前,Verilog仅仅提供了用逻辑值0、1、x、z作为相关驱动强度的数字设计能力,因此,Verilog中晶体管也仅被当做导通或截止的开关。MOS开关MOS开关有2种,用如下关键字声明:nmos(N类型MOS管)pmos(P类型MOS管)rnmos(带有高阻抗的NMOS管)rpmos(带有高阻抗的PMOS管)MOS管用来为开关逻辑建模,数据从输入流入输出,可通过适当设置

1.3 Verilog 门延迟

关键词:门延迟,D触发器门延迟类型前两节中所介绍的门级电路都是没有延迟的,实际门级电路都是有延迟的。Verilog中允许用户使用门延迟,来定义输入到其输出信号的传输延迟。门延迟类型主要有以下3种。上升延迟在门的输入发生变化时,门的输出从0,x,z变化为1所需要的转变时间,称为上升延迟。下降延迟在门的输入发生变化时,门的输出从1,x,z变化为0所需要的转变时间,称为下降延迟。关断延迟关断延迟是指门的输出从0,1,x变化为高阻态z所需要的转变时间。门输出从0,1,z变化到x所需要的转变时间并没有被明确的定义,但是它所需要的时间可以由其他延迟类型确定,即为以上3种延迟值中最小的那个延迟。门延迟可以在

1.3 Verilog 门延迟

关键词:门延迟,D触发器门延迟类型前两节中所介绍的门级电路都是没有延迟的,实际门级电路都是有延迟的。Verilog中允许用户使用门延迟,来定义输入到其输出信号的传输延迟。门延迟类型主要有以下3种。上升延迟在门的输入发生变化时,门的输出从0,x,z变化为1所需要的转变时间,称为上升延迟。下降延迟在门的输入发生变化时,门的输出从1,x,z变化为0所需要的转变时间,称为下降延迟。关断延迟关断延迟是指门的输出从0,1,x变化为高阻态z所需要的转变时间。门输出从0,1,z变化到x所需要的转变时间并没有被明确的定义,但是它所需要的时间可以由其他延迟类型确定,即为以上3种延迟值中最小的那个延迟。门延迟可以在

2.1 Verilog UDP 基础知识

门级建模中介绍的内置门单元,例如and,or,nor等,均属于Verilog自带的一整套标准原语,即通常所说的内置原语。此外,Verilog还为用户提供了自己编写原语的能力,这种原语就是用户自定义原语(UserDefinedPrimitive,简称UDP)。在UDP中,不能调用其他module或primitive,调用方式和门级原语完全相同。UDP类型主要有以下2种,后面将逐一介绍。组合逻辑UDP:输出仅取决于输入信号的组合逻辑。时序逻辑UDP:下一个输出值不但取决于当前输入值,还取决于当前的内部状态。UDP定义UDP的定义不依赖于模块定义,因此可以出现在模块定义外,也可以单独在文件里定义。U

2.1 Verilog UDP 基础知识

门级建模中介绍的内置门单元,例如and,or,nor等,均属于Verilog自带的一整套标准原语,即通常所说的内置原语。此外,Verilog还为用户提供了自己编写原语的能力,这种原语就是用户自定义原语(UserDefinedPrimitive,简称UDP)。在UDP中,不能调用其他module或primitive,调用方式和门级原语完全相同。UDP类型主要有以下2种,后面将逐一介绍。组合逻辑UDP:输出仅取决于输入信号的组合逻辑。时序逻辑UDP:下一个输出值不但取决于当前输入值,还取决于当前的内部状态。UDP定义UDP的定义不依赖于模块定义,因此可以出现在模块定义外,也可以单独在文件里定义。U