1、APB简介APB是AMBA总线体系中的一员，因其具备低功耗、接口和控制简单的特点，广泛被运用于低带宽和不带总线的高性能外设接口，ASIC芯片中寄存器访问。APB的传输信号只与时钟上升沿有关，故其具备以下优点：易于实现高频操作；性能与时钟占空比无关；静态时序分析简单；易于与基于上升沿的寄存器访问；易于集成到基于周期的仿真器中。在ASIC设计中，APB作为系统中的从机，与系统中的主总线通过Bridge（AHBtoAPB或AXItoAPB）连接，APB从机包含以下接口规则：整个访问中地址和控制信号有效（不分通道）；当无外设总线活动时接口功耗为零（外设总线不适用时为静态）；通过选通脉冲时序译码产生
1.AHB-SRAMC设计需求（1）支持低功耗（clockgating,powergating）SRAMMemory的读写时功耗与非读写时（standby）状态的功耗；不使用SRAM时，处于standby（待机）（2）支持8，16，32位SRAM数据读写操作（3）支持SRAM的单周期读写（4）支持在多块SRAM组成的储存器中，根据不同地址，系统选择一块或者多块SRAM，未被选中的SRAM块处于待机状态（5）能够根据AHB总线的读写宽度进行相应SRAM位宽选择（AHB是32bit（4个地址数据）数据位宽，一个地址是8bit数据。假如我只需要读2个地址，这个时候就需要显著标明有效位宽了）2.AHB
文章目录1.SPEC和相关协议2.AHB2APBBridge的规格3.AHB2APBBridge的interface4.AHB2APBBridge的状态机4.1输入、输出不寄存4.2输入、输出数据寄存4.3考虑pslverr反馈传输ERROR时4.4其他的状态5.AHB2APB读写时序读操作写操作6.设计注意事项1.HREADYOUT信号2.MemoryMap的边界地址对齐3.MemoryAttribute4.ERRORresponse5.跨时钟域的处理6.采用寄存器寄存一拍7.Verilog设计代码👉关于AHB2APB的设计的代码请看：AHB2APB同步桥的设计代码👉关于AHB2APB的验证
本文的参考资料为官方文档AMBA™3APBProtocolspecification文档下载地址：https://pan.baidu.com/s/1Vsj4RdyCLan6jE-quAsEuw?pwd=w5bi提取码：w5biAPB端口介绍介绍总线具体握手规则之前，需要先熟悉一下APB总线端口，APB的端口如下：大体可以分为以下三组：系统信号：PCLK（系统时钟）、PRESETn（系统复位，低有效）master信号：PADDR（地址信号，确定读写的地址）、PSELx（片选信号，拉出来接给搭载APB总线的slave，选中slave时，PSELx信号拉高）、PNEABLE（使能信号，在PSELx拉
本文的参考资料为官方文档AMBA™3APBProtocolspecification文档下载地址：https://pan.baidu.com/s/1Vsj4RdyCLan6jE-quAsEuw?pwd=w5bi提取码：w5biAPB端口介绍介绍总线具体握手规则之前，需要先熟悉一下APB总线端口，APB的端口如下：大体可以分为以下三组：系统信号：PCLK（系统时钟）、PRESETn（系统复位，低有效）master信号：PADDR（地址信号，确定读写的地址）、PSELx（片选信号，拉出来接给搭载APB总线的slave，选中slave时，PSELx信号拉高）、PNEABLE（使能信号，在PSELx拉
目录1.功能2.架构2.1.imperfect_soc_block_top2.2.ahb_bus_matrix_3x32.3.sram0与sram12.4.ahb2apb_bridge2.5.usart2.6.spi2.7.timer3.逻辑设计3.1.imperfect_soc_block_top3.2.ahb_bus_matrix_3x33.3.sramahb2sramsram3.4.ahb2apb_bridge3.5.usart3.6.spi3.7.timer4.测试这次基于AHB与APB的协议，设计一个片内各组件互联的架构笔记：soc最小系统（软硬件协同仿真）–插桩&hello笔记：F
目录1.功能2.架构2.1.imperfect_soc_block_top2.2.ahb_bus_matrix_3x32.3.sram0与sram12.4.ahb2apb_bridge2.5.usart2.6.spi2.7.timer3.逻辑设计3.1.imperfect_soc_block_top3.2.ahb_bus_matrix_3x33.3.sramahb2sramsram3.4.ahb2apb_bridge3.5.usart3.6.spi3.7.timer4.测试这次基于AHB与APB的协议，设计一个片内各组件互联的架构笔记：soc最小系统（软硬件协同仿真）–插桩&hello笔记：F
AHB-APB_Lite总线协议及Verilog实现文章目录AHB-APB_Lite总线协议及Verilog实现一、AHB_Lite协议介绍二、系统框架介绍三、代码设计四、仿真测试一、AHB_Lite协议介绍 AHB（AdvancedHigh-performanceBus）高速总线，接高速master设备，APB（AdvancedPeripheralBus）外设总线，用来接低速slave，AHB主要用于高性能模块(如CPU、DMA和DSP等)之间的连接，一个master可以有多个slave，AHB和APB之间通过一个AHB2APB桥转接。这里是实现一个AHB_Lite协议，相较于AHB_
AHB-APB_Lite总线协议及Verilog实现文章目录AHB-APB_Lite总线协议及Verilog实现一、AHB_Lite协议介绍二、系统框架介绍三、代码设计四、仿真测试一、AHB_Lite协议介绍 AHB（AdvancedHigh-performanceBus）高速总线，接高速master设备，APB（AdvancedPeripheralBus）外设总线，用来接低速slave，AHB主要用于高性能模块(如CPU、DMA和DSP等)之间的连接，一个master可以有多个slave，AHB和APB之间通过一个AHB2APB桥转接。这里是实现一个AHB_Lite协议，相较于AHB_
写在前面：ahb2apbbridge验证项目很多人都觉得很简单，看看视频就会了。但是没有真正去敲过代码，还是会有很多不清楚的地方，以下我会对这个项目比较重要的点进行归纳，也会对一些面试可能会问到的问题做一个总结，以及面试的一些技巧，仅供参考。提问1：2个单比特的ahb传输，不采用burst时，时序是怎么样的，apb呢？提问2：如何查看你的时钟分频验证是否成功？提问3：项目中遇到的问题，如何解决？提问4：ahb的ready信号怎么验？提问5：ahb和apb的monitor抓取的数据一样吗，为什么？提问6：项目的测试点有多少？提问7：怎么让uvm区分不同的case？提问8：burst传输和sing
