背景AG10K用于PINTOPIN替代ATLERAEP4CE10E22、EP3C10E144的FPGA，其资源介绍如下：引脚对应如下：一般QuartusII开发方式新建工程FPGA使用QuartusII开发，开发的整体流程如下：新建工程时选用CycloneIII或者CycloneIV库，如下图：CycloneIII:CycloneIV:设计输入新建工程后添加verilog文件，一定要记得顶层verilog文件名称一定要和工程名称保持一致，否则会报下面的错误：我们添加verilog文件并写测试代码如下：module名一定要和文件名保持一致这里我们就完成了设计输出代码。下面就可以分析综合来检查代码