目录1AXI是什么？2AXI怎么工作？3AXI协议3.1架构3.1.1通道定义3.1.2接口与互连（interconnect）3.1.3Registerslices3.2基本事务3.2.1突发读示例3.2.2重叠突发读示例3.2.3突发写示例3.2.4事务顺序3.3额外的功能4信号定义4.1全局信号4.2写地址通道信号4.3写数据通道信号4.4写响应通道信号4.5读地址通道信号4.6读数据通道信号4.7低功耗接口信号4.8字段定义的简单说明：4.9AXI-Lite与AXI-stream的接口5通道握手机制5.1握手过程5.2通道之间的关系5.3通道握手信号之间的依赖关系6AXI4相关文件7需要
参考了各路大神的资料，蒙蔽了半天，终于学会了，记录一下，以后忘了可以回来复习参考。一、首先在stm32cube中配置打开对应uart串口的中断二、工程main函数调用__HAL_UART_ENABLE_IT(&huart1,UART_IT_IDLE);//hal库宏定义,使能串口空闲中断 HAL_UART_Receive_DMA(&huart1,data,sizeof(data));//使用dma绑定uart串口将接收的数据直接存到data缓冲区三、在stm32cube生成的中断服务函数USART1_IRQHandler中。清除中断标志位后调用自己写的回调函数。externvoidHAL_
问题原因在连续用HAL_UART_Transmit_DMA（）函数的时候，会遇到只能发出第一条的问题，原因是DMA传输数据到串口这个外设太快了，传输完后程序并不会在该处停留，但是串口发送需要时间，运行到下一条HAL_UART_Transmit_DMA（）函数的时候，上一条数据还没来得及发完，导致串处于BUZY（即HAL_UART_STATE_BUSY）状态如果串口处于BUZY状态，则HAL_UART_Transmit_DMA（）不会进入发送程序，直接returnHAL_BUSY;这就导致了HAL_UART_Transmit_DMA（）不能连续运行，目前网上主流的解决办法是延时一定时间或whil
目录1、前言2、我这里已有的UDP方案3、详细设计方案传统UDP网络通信方案本方案详细设计说明DMA和BRAMAXIS-FIFOUDP模块设计UDP模块FIFOAXI1G/2.5GEthernetSubsystem：输出4、vivado工程详解5、上板调试验证并演示注意事项6、福利：工程代码的获取1、前言目前网上的fpga实现udp基本生态如下：1：verilog编写的udp收发器，但不带ping功能，这样的代码功能正常也能用，但不带ping功能基本就是废物，在实际项目中不会用这样的代码，试想，多机互联，出现了问题，你的网卡都不带ping功能，连基本的问题排查机制都不具备，这样的代码谁敢用？2
最近在做Stm32方面的工作时发现使用HAL_UART_Receive函数去读取数据时出现了问题，代码如下： charbuffer[128]={0};HAL_UART_Receive(phuart,buffer,128,timer);这段代码非常简单，就是在一定时间内读取满128个字符，但是会有一个问题，如果超时时buffer没有被读取到128个字节那么下次还可以读取，但是一旦超出或到达128个字节下次在读取就会没有数据，但是在中断情况下是可以正常读取的，随后我去查了一下USART寄存器，发现它有一个OVRDIS的功能，简单来说就是当数据达到buff设定大小时会将ORE标志置1，那么下次来新数
AXI中一次突发不能越过4K边界!4k边界是指低12bit全为0的地址，如32’h00001000，32’h00002000，32’h00001000等这些特殊的地址均为4k边界。4k边界对齐的最大原因是系统中定义一个page大小为4kBytes，为了更好设定每个slave的访问attribute，就给一个slave划分4k空间。AXI协议中一次突发不能越过4K边界是为了避免一笔burst交易访问两个slave（每个slave都是4k对齐），如果一次burst传输访问大于4k，则可能会造成地址从slave1增加了slave2上，slave2又不响应，导致传输无法完成。以32位地址为例，[31:
文章目录1AXIDMAIP核结构图2AXIDMAIP接口1寄存器说明1MM2S寄存器2S2MM寄存器2S/G描述符3DMA多通道模式3AXIDMAIP核使用说明1时钟2复位3使用说明1直接DMA使用顺序2S/G模式3循环DMA模式4AXIDMAIP核使用配置AXIDMA提供内存和AXI4-Stream目标外设之间的高带宽直接内存访问。DMA除了配置为直接DMA模式外，还可以配置为scatter/gather（S/G）模式，S/G模式减轻CPU负担。为了掌握对DMA的使用方法，需要对DMAIP核有足够的了解。这篇文章主要对AXIDMAIP核的使用进行简单的说明，接下来详细论述，首先是AXIDMA
文章目录一、奇偶校验位二、设计思路三、仿真测试一、奇偶校验位奇偶校验位是基于uart的数据上进行一个判断奇校验：数据1个数为奇时，校验为0，反之为1偶校验：数据0个数为偶时，校验为0，反之为1Uart回环在之前已经实现，现在需要基于uart增加一个奇偶校验位的需求uart及代码：https://blog.csdn.net/weixin_59150966/article/details/128005066?spm=1001.2014.3001.5501二、设计思路在之前的uart实现中，uart_rx模块接收完数据后就直接传给uart_tx进行输出，当有校验位时则需要在uart_tx输出前写一个
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通常，uart为单对单通信，当用到一对多时可以用RS485。然而有时候我们MCU的uart口只剩一个，又要接多个uart的外围芯片，这时如果转成RS485需要加多个485收发器，成本增加，布板空间也要增加。 那么能不能像上图那样直接将多个uart外设接到MCU同一个uart口呢？显然不行。因为uart空闲电平为高电平。当要发送数据时，TX管脚将电平拉低。上图中，MCU发送数据时，MCU的TX管脚拉低电平，此时两个从机的RX均被MCU的TX拉低，意味着从机可以收到MCU发送的数据；但是当从机给MCU发送数据时就出问题了，U3的TX发送数据，将MCU的RX拉低，此时U
