Xilinx

MicroBlaze在纯FPGA下 Xilinx SDK固化程序到外部SPI FLASH

外部SPIFLASH：MicronN25Q128A13ESE40G(128Mbit(16MByte))FPGA：XC7A100T CPU：Microblaze第一种情况：Microblaze在简单的应用，比如运行LED，IIC，SPI，UART之类的低俗接口驱动，或做一些简单的辅助型工作时，一般生成的applicationelf文件都不大，在10几KB或者几十，百几KB，此时使用FPGA内部的BRAM资源已经足够。XC7A100T本身就有600几KB的BRAM资源。这种情况下直接将硬件流文件和elf文件合并为download.bit文件，在直接烧录到外部SPIFLAH即可。1.Xilinx--

3、【Xilinx下载器】【ILA】使用ILA调试时出错的解决方案

问题描述有的用户在使用下载器调试带有ILA的工程时，出现某些异常情况，目前已知的异常有：（1）下载过程中报错，而且底部TclConsole出现大量报错信息Tcl报错信息，从第三行可知，系统提示降低速率，但是未具体说明降低哪里的速率。（2）点击开始采样后，不出波形也无任何报错信息（3）开始采样后，不采集或采集的波形不变化，且底部的TclConsole有报错（4）开始采样后，采集失败并且底部TclConsole出现大量报错信息（5）连接已烧录ILA程序的开发板时，出现连接不上或者连接上了，但是ILA设备显示不全的问题原因这些错误的出现跟两个因素有关：（1）下载器的Jtag接口的TCK速率，也可简单

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JESD204B接口和Xilinx IP核学习笔记

JESD204B1、jesd204b概述2、时钟3、JESD时钟计算实例JESD204B定义1、jesd204b概述jesd204b是一种基于高速SERDES的ADC/DAC数据传输接口。详细介绍可以参考：JESD204B详细介绍初学的时候有好多问题没理清楚，现在记录一下：1、jesd204b分为几个子类，其中subclass1支持确定性时延，是最为常用的一个。由于AD/DA一般有多个lane来传输数据，但是每条lane上的时延可能不一样，在subclass1模式下，在外部参考时钟sysref的作用下，可以缓存快的一路，在确定所有路径同步后，再进行数据传输。2、jesd204b包括jesd20

笔记 Xilinx xff xff0c xff0 tcp/ip fpga开发网络协议

【FPGA基础篇】Xilinx FIFO详细解析

FIFO官方手册要点类型Reset写操作满标志写操作时序分析读操作空信号读操作时序分析StandardReadFirst-WordFall-Through同时读写时序分析握手信号ProgrammableFlagsDataCountsNon-symmetricAspectRatiosFIFO作为FPGA岗位求职过程中最常被问到的基础知识点，也是项目中最常被使用到的IP，其意义是非常重要的。本文基于对FIFOGenerator的Xilinx官方手册的阅读与总结，汇总主要知识点如下：类型FIFO的类型区分主要根据FIFO在实现时利用的是芯片中的哪些资源，其分类主要有以下四种：shiftregiste

Xilinx FPGA xff0c xff0 xff fifo

国产化复旦微电子 FMQL45T900 FPGA开发板（替代Xilinx ZYNQ ARM+FPGA 7045开发板）

-FM4550国产化开发板功能接口 --系统框图 -01-产品参数 -1.主要参数系统1：FPGA型号：FMQL45T900PS内核：四核ARMCortex-A7，主频800MHzPS端内存：1GBDDR3,数据速率1066Mbps，32bitPL端内存：1GBDDR3,数据速率1600Mbps，32bitGTX收发器：16X速度等级：对标进口-2 芯片级别：工业级工作温度：-40℃-100℃ 逻辑单元数量：350k查找表：218600 乘法器：900触发

国产化微电子 strong li xff fpga开发 arm 嵌入式硬件

ISE安装，配置环境变量，驱动下载和更新。

ISE安装，配置环境变量，驱动下载和更新。1.安装ise。2.配置环境变量。3.更新驱动1.安装ise。1.解压安装包（注意解压的路径不要有中文，安装路径也不要有中文）。以管理员身份运行安装程序。2.点击next。3.勾选Iagree，点击next。4.勾选“Iaccept”，点击“Next”。5.点击next。6.点击next。7.选择安装路径，建议只改前面的盘符为D：，路径不能有中文路径。点击next。8.点击install。9.安装中，稍等一会。10.安装途中，出现的所有安装，均需要安装。里面包含驱动等，不安装ise就使用不了。2.配置环境变量。1.打开安装路径D:\Xilinx\14.

驱动下载驱动 strong xff0c img ISE Xilinx FPGA

Xilinx MicroBlaze系列教程（适用于ISE和Vivado开发环境）

本文是XilinxMicroBlaze系列教程的第0篇文章。这个系列文章是我个人最近两年使用XilinxMicroBlaze软核的经验和笔记，以XilinxISE14.7和Spartan-6，Vivado2018.3和Artix-7为例，介绍MicroBlaze软核、AXI总线IP核的软硬件使用，希望能帮助到更多的人，有疑问可以在文章底部留言评论，互相交流学习。关于FPGA的软核和硬核处理器的区别，可以查看之前的文章：FPGA硬核和软核处理器的区别在FPGA上搭建一个ARMCortex-M3软核XilinxMicroBlaze系列教程文章索引：MicroBlaze系列教程（1）：AXI_GPI

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xilinx srio ip学习笔记之axistream接口

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档xilinxsrioip学习笔记之axistream接口前言接口转化前言srio的IQ接口都是基于axistream的，以前没怎么用过axistream的接口，或者说没怎么用过复杂条件下的axistream的接口，今天就来总结和改造一下包括以下信号wireireq_tvalid;wireireq_tready;wireireq_tlast;wire[63:0]ireq_tdata;wire[7:0]ireq_tkeep;wire[31:0]ireq_tuser;axistream一边是发送端，一边是接收端。接收端的时序还比较好判断

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Xilinx-FPGA关于BUFFER(时钟/普通IO信号)的使用总结

目录前言一、时钟BUFFER使用总结二、普通IO输出时钟信号时的推荐方法使用ODDR前言Xilinx-FPGA开发过程中，关于时钟信号和普通IO信号引入FPGA内部需要遵循一定的使用方法，现在自己一年多使用过的内容做一个总结，也供新手参考。关于BUFFERS原语，主用用于对端口时钟信号及其他重要信号的缓冲和驱动，满足FPGA底层硬件综合布线规则，以正确且充分的利用FPGA全局时钟树资源。一、使用总结1、IBUFG+BUFGIBUFG+BUFG是最常用的使用方法，可以用BUFGP，BUFGP=IBUFG+BUFG。个人经验：如工程设计中使用局时钟树资源，一般使用clockingwizardIP和

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ASIC-WORLD Verilog（9）循环语句

写在前面在自己准备写一些简单的verilog教程之前，参考了许多资料----Asic-World网站的这套verilog教程即是其一。这套教程写得极好，奈何没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：VerilogTutorial 这是系列导航：Verilog教程系列文章导航 Verilog语法中有四种基本的循环语句，他们都只能在always和initial块中使用：foeverrepeatwhilefor 这些语句基本都和C语言中的对应语句类似，如果你学过C语言（或者其他变成语言），那么对这4中语句的用法都不

ASIC-WORLD Verilog xff xff0c xff0 fpga开发 Xilinx altera FPGA

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