上篇blog中记录了DDR3AXI4接口的IP配置详情，这一文章则是记录自己在项目工程以及学习中对于DDR3的读写测试。先讲一下大概的工程架构：产生16位的自加数写进写FIFO中，当FIFO中的数达到一次突发长度后将其全部读出写进DDR3中，再检测到DDR3中数达到1024之后全部读出写入到读FIFO中，最后在顶层的读使能信号作用下将读FIFO的数全部读出，查看写入的自加数与读出的数是否符一直，符合则实验成功。 可能有的读者最开始会疑问为什么会用到两个异步FIFO，这个自己在最开始学的时候也在想不用行不行，你不用FIFO直接写入数据再读出肯定也是可以的，但是考虑到实际项目需求以及IP核封装出
AXI接口虽然经常使用，很多同学可能并不清楚Vivado里面也集成了AXI的VerificationIP，可以当做AXI的master、passthrough和slave，本次内容我们看下AXIVIP当作master时如何使用。 新建Vivado工程，并新建blockdesign，命名为：axi_demo新建axivip，参数设置如下，第一个参数设置为Master，其他都保持默认，当然如果可以根据自己的实际需求作改动，比如id位宽，数据位宽等等。再添加AXIBRAMController和BlockMemoryGenerator：地址分配如下：0xc000_0000生成ip的各种文件：新建
文章目录一、AXI_Lite简介二、AXI_Lite系统框图三、握手协议三、AXI-Lite信号表四、AXI传输机制五、AXI读写时序总结一、AXI_Lite简介AXI_Lite顾名思义即简化版的AXI协议，是对完整的AXI协议裁剪后的AXI协议；特点：突发长度永远是1，即只能单次读写，无法连续读写，常用于配置寄存器；由于删减了逻辑，其资源也消耗较少；地址映射，相较于AXI-Stream，AXI-Lite的每个数据读写都需要对应的地址；二、AXI_Lite系统框图AXI_Lite的系统框图如下：首先，AXI_Lite的读写通道分离，即AXI是一种全双工总线，在同一时刻可以同时进行读写操作；其次
AXI(AdvancedeXtensibleInterface)是ARM公司推出的一种高性能、低成本、可扩展的高速总线接口。它被广泛应用于数字系统中，尤其是嵌入式系统中。AXI接口具有高度的灵活性和可扩展性，可以适应不同的应用场景和系统需求。它支持多种传输类型，包括读取、写入、缓存、锁定和原子性操作，同时还支持带宽、延迟和优先级等参数的配置。此外，AXI接口还支持多个主设备和多个从设备之间的交互操作，可以方便地构建高度集成的系统。AXI接口有三种类型：AXI4、AXI4-Lite和AXI4-Stream。其中，AXI4是最完整、最全面的版本，它支持大量的高级特性，包括数据一致性
本人初次接触AXI接口，在了解了AXI接口读写时序后，计划使用AXI接口对BRAM进行读写，并进行仿真测试，AXI接口有三种类型：AXI4、AXI-lite、AXI-stream，我一开始成功对AXI4进行了读写测试，在了解读写时序后这是很简单的，但是在对AXI-lite进行读写测试时，本以为读写时序与AXI4一致，并且端口数量大大减少，实验应该会很快做完，但却出现了下图所示情况： 图中即使使awvalid信号一直为高，awready信号却迟迟无法拉高，这与AXI4仿真时情况不符，之后再一次偶然打包AXI接口的ip时，发现了原因，如下图所示： 此处展示的是模拟
文章目录@[toc]CAN总线概述AXI_CAN简介MicroBlaze硬件配置常用函数使用示例波形实测参考资料工程下载本文是XilinxMicroBlaze系列教程的第8篇文章。CAN总线概述**CAN（ControllerAreaNetwork）**是ISO国际标准化的串行通信协议，是由德国博世(BOSCH)公司在20世纪80年代专门为汽车行业开发的一种串行通信总线。CAN总线有两个ISO国际标准：ISO11519和ISO11898。ISO11519定义了通信速率为10～125Kbps的低速CAN通信标准，属于开环总线，传输速率为40Kbps时，总线长度可达1000米；ISO11898定义
一、前言最近笔者在做项目的时候需要使用zynq中的AXI4-HP总线在PL端读取DDR中的数据这种功能，但是网上很多历程对于这方面只是创建了一个官方提供的IP核用于测试，并且每次写入和读取的长度为4K字节。所以为了满足我自己的项目需求，笔者将官方提供的测试IP核上做修改，主要实现一下功能：1、上升沿使能读取数据。2、读使能后，IP核需要从基地址开始，突发读取X次（X数量可控）3、内置一个同步FIFO将读出的数据暂存在FIFO中。二、IP核修改过程第一步：创建一个官方提供的带AXI4的IP核。可得到两个文件。（创建过程略，网上有很多教程）其中AXI4_v1_0.v是IP核的顶层文件，AXI4读写
文章目录1.1OutstandingTransfer(超前传输)1.1.1什么是Outstanding？1.1.2AXIOutstandingDepth（超前传输深度）1.1.3AXIOutstanding场景上篇文章：ARMAMBAAXI入门2-AXI协议中的BURST下篇文章：ARMAMBAAXI入门4-AXI协议中的Out-of-Ordertransferandinterleave介绍1.1OutstandingTransfer(超前传输)AXI协议上写了一句：theaxiprotocalsupportsmultipleoutstandingtransactions.那么应该怎么理解这个
突发传输本章介绍AXI突发类型以及如何计算突发内传输的地址和字节通道。它包含以下部分：寻址选项突发长度突发大小突发类型突发地址4.1关于寻址选项AXI协议是基于突发的，Master通过驱动传输控制信息和传输中第一个字节的地址来开始每个突发。随着突发事务的进行，Slave负责计算突发中后续传输的地址。突发不得跨越4KB边界，以防止它们跨越Slave之间的边界并限制Slave内所需的地址增量器的大小。4.2突发长度AWLEN或ARLEN信号指定每个突发内发生的数据传输次数。如表4-1所示，每个突发的传输长度为1-16。Table4-1Burstlengthencoding对于回环突发，突发的长度必
突发传输本章介绍AXI突发类型以及如何计算突发内传输的地址和字节通道。它包含以下部分：寻址选项突发长度突发大小突发类型突发地址4.1关于寻址选项AXI协议是基于突发的，Master通过驱动传输控制信息和传输中第一个字节的地址来开始每个突发。随着突发事务的进行，Slave负责计算突发中后续传输的地址。突发不得跨越4KB边界，以防止它们跨越Slave之间的边界并限制Slave内所需的地址增量器的大小。4.2突发长度AWLEN或ARLEN信号指定每个突发内发生的数据传输次数。如表4-1所示，每个突发的传输长度为1-16。Table4-1Burstlengthencoding对于回环突发，突发的长度必
