Tb/clock这题要求给dut模块一个时钟。moduletop_module();regclk;always#5clk=~clk;initialbeginclk=0;enddutu0(clk);endmoduleTb/tb1产生指定的波形,使用延时语句给信号赋值即可。moduletop_module(outputregA,outputregB);////generateinputpatternshereinitialbeginA=0;B=0;#10A=1;#5B=1;#5A=0;#20B=0;endendmoduleTb/and题目要求对一个与门进行测试,要求产生波形图中的激励向量。modu