Error类：1.Error(10170): Verilog HDLsyntaxerroratrow_scan_module.v(21)neartext“if”;expecting“endmodule”解决：这里涉及到了在过程块中if…if…if,和if…elseif…elseif…的区别，前者相当于有优先级的，后者就没有。我自己这次针对报错，是把前者的形式改成了后者，然后编译通过了。2.Error(10267):VerilogHDL Module InstantiationerroratDS1302.v(107):cannotconnectinstanceportsbothbyorderan