写在前面 在自己准备写一些简单的verilog教程之前，参考了许多资料----asic-world网站的这套verilog教程即是其一。这套教程写得极好，奈何没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。 这是网站原文：http://asic-world.com/verilog/veritut.html 这是系列导航：Verilog教程系列文章导航简介 作为Verilog初学者，您可能想尝试一些例子和新的东西。我列出了可用于实现此目的的工具流程。这个流程我亲自尝试过，它对我来说效果很好。在这里，我只采用了工具流程的前端设计部分和部分
目录1、前言2、我已有的PCIE方案3、PCIE理论4、总体设计思路和方案图像产生、发送、缓存数据处理XDMA简介XDMA中断模式图像读取、输出、显示QT上位机及其源码5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、前言PCIE（PCIExpress）采用了目前业内流行的点对点串行连接，比起PCI以及更早期的计算机总线的共享并行架构，每个设备都有自己的专用连接，不需要向整个总线请求带宽，而且可以把数据传输率提高到一个很高的频率，达到PCI所不能提供的高带宽，是目前各行业高速接口的优先选择方向，具有很高的实用价值和学习价值；本设计提供一种基于XDMA中断模式的PCIE上位机与
文章目录一、QuartusII软件的安装二、USB-BLaster驱动安装一、QuartusII软件的安装当然，这种东西我要是再写一遍就很无聊了，这里给出方法和连接视频：QuartusII软件的安装文章：【正点原子FPGA连载】第四章QuartusII软件的安装和使用-摘自【正点原子】新起点之FPGA开发指南_V2.1资源：FPGA新起点V1开发板在工具盘里面破戒：链接最后当然是成功啦二、USB-BLaster驱动安装首先插入后看到这个右击选择更新程序软件，再选择如下进入到D:\quartus13.1\quartus\drivers\usb-blaster不用选择x32和x64，就这样就行，然
AG32VF407是内带2KFPGA逻辑单元的MCU芯片。虽然目前不考虑这款FPGA芯片，因为是开发笔记，就记录一下我的学习使用过程。使用这个IDE就是想了解一下这块MCU到底如何使用的。安装IDE说明http://www.tcx-micro.com/doc_25499579.html提供了AGMMCU的开发软件下载。需要安装python3.8版本以上（因为AGMboard的脚本使用3.8支持的语法，platformio自带的是3.7.7，会编译出错）。IDE是基于VS-code的platformio。开发软件就是把package和platform加入到platformio环境中。platfo
环境：Vivado17.4一、创建工程文件夹pcie_ddr4根据个人所需选择器件库，创建好空的工程文件夹。 二、创建IP工程１、新建design 2、添加IP模块添加第一个IP：utilitybuffer双击模块进入配置，选择差分时钟；第二个IP，直接搜索DMA，双击添加；添加之后同样双击模块，进入配置： 配置完成。 第三个IP：AXIInterconnect,双击模块进入配置，将主从接口都设置为1。 第四个IP：同样添加DDR4，这里默认设置就好。 接下来进行连线： 自动连线完成后，按F6进行检查。没有错误之后进行下一步。 三、模块设计完成生成可编译的HDL。 CreateHDLWrapp
目录1、前言2、我这里已有的以太网方案3、该TCP/IP协议栈性能4、详细设计方案TCP/IP协议栈MAC数据通路TCP数据回环5、vivado工程1-->B50610工程6、vivado工程2-->RTL8211工程7、vivado工程3-->88E1518工程8、上板调试验证并演示准备工作ping测试TCP数据回环测试9、福利：工程代码的获取1、前言目前网上fpga实现udp协议的源码满天飞，我这里也有不少，但用FPGA纯源码实现TCP的项目却很少，能上板调试跑通的项目更是少之又少，甚至可以说是凤毛菱角，但很不巧，本人这儿就有一个；本设采用纯VHDL实现了TCP/IP协议栈，该协议栈为TC
为什么需要FPGA验证1）FPGA可以模拟真实应用场景，对芯片的性能进行验证，规避算法的风险；2）其次可以实现和外部器件对接，验证和外部器件（尤其是模拟器件）之间的接口；3）再者FPGA速度快，对于一些长时间、大流量场景的验证可以放在FPGA上进行4）软硬件协同验证：主要目的是验证系统级芯片软硬件接口的功能和时序，验证系统级芯片软硬件设计的正确性,以及在芯片流片回来前开发应用软件。FPGA验证流程资源评估方法1：FPGA与ASIC面积换算，业界常规的FPGALUT与ASICgate换算比例为1：9；可以在早期评估出大概结果，误差方法2：根据历史数据，汇总各功能模块平台选择根据资源评估结果，确认
任务目标基于状态机实现超声波避障小车。最近生产实习的FPGA培训课程内容，还是挺简单的。具体原理其他文章应该都烂大街了，重点是状态机的写法，还是很少博主写，没怎么看到，基本上都是时序机写的模块功能。电机驱动用的L298N，默认全速拉满，没用PWM调制速度。实现代码整改TOP逻辑涉及电机控制，超声波测距，数码管显示超声波读数。后面两个模块之前的文章都写了代码的。这里我就直接引用吧，不做过多篇幅了。数码管显示seg.v和超声波测距trasonic.v：FPGA入门实验-基于状态机实现4位共阴极数码管显示超声波模块读数_星羽空间的博客-CSDN博客FPGA基于状态机实现4位共阴极数码管显示超声波模块
有限脉冲响应(finiteimpulseresponse，FIR)数字滤波器一、FIR数字滤波器理论介绍 FIR滤波器的实质就是输入序列与系统脉冲响应的卷积，即： 其中，N为滤波器的阶数，也即抽头数；x(n)为第n个输入序列；h(n)为FIR滤波器的第n级抽头系数。 FIR滤波器基本结构如下： FIR数字滤波器的基本结构有直接型、级联型、频率抽样型。二、运用FPGA实现FRI滤波器的几种结构2.1串行结构 由FIR滤波表达公式可以看到，其实质是乘法和累加运算，其滤波器的阶数N决定了乘法和累加运算的次数。 串行结
一、硬件布局指南创造一个低噪音、功率稳定的环境降低EMI/EMC的程度及其对RTL8211E/RTL8211EG的影响简化信号跟踪的路由任务 1.1 布局RTL8211EG 必须尽可能靠近MAC（小于2.5英寸=6.35cm）连接到RSET引脚的电阻器应靠近RTL8211E/RTL8211EG（小于800mils），并尽可能远离信号迹线（例如，VRRREG、REG_OUT、MDI0+/-、MDI1+/-等）和时钟信号（50milsmin.）如果MAC位于顶层，则PHY应位于底层，以避免散热器耦合 RTL8211EG到RJ45连接器的，MDI轨迹线必须小于12厘米 1.2
