国产安路FPGA（一）－TD软件使用及问题记录一、概述本次博客为系列博客，仅是为了记录再使用国产安路各种芯片和软件使用工具上的问题以及解决方式。TD软件所使用的版本为TD5.0.5_SP1-64bit本次使用的是安路官方板卡，型号为EG4S20BG256_MINI_DEV，芯片型号为EG4S20BG256，板载25MHZ的时钟晶振。根据官方所给出的文档，可以看出EG4S20BG256的逻辑资源以及对应封装的尺寸和引脚，为后续PCB硬件部分的设置可以提供参考。二、工程代码及描述代码部分：实验一，主要制作了流水灯，并以数码管、按键以及拨码开关的控制方式分别控制流水灯和数码管的运行方向和速度。mod
从本文开始将记录一些简单的音频信号处理算法在SystemGenerator中的实现方法。本文将介绍如何搭建音频信号的采集与输出模型。音频信号属于一维信号，一些基本概念如下：采样频率：根据奈奎斯特采样定理，采样频率Fs应该不低于声音信号中最高频率2倍。常见的音频格式文件（如mp3、wav等）有几个固定的采样频率：11025Hz、22050Hz、44100Hz、48000Hz。量化精度：即每个声音样本用多少位（bit）表示。通常以字节为单位。声道：现在的音频文件几乎都是立体声（左声道、右声道），也可以用“格式工厂”等工具转换为单声道。现在单声道的音频文件很难找，因此使用“格式工厂”将立体声音频文件
目录【实验要求】 【实验软件工具】【实验一】设计一个交通红绿灯控制器模块，实现主干道和支路之间红绿黄灯的信号转换1.实验内容与原理说明 2.实验模块程序代码和激励代码(1)设计模块代码(2)激励模块代码3.波形仿真图4.门级电路图【实验二】设计一个小轿车尾灯控制器模块（以书中的例子）1.实验内容与原理说明 2.实验模块程序代码和激励代码(1)设计模块代码(2)激励模块代码3.波形仿真图4.门级电路图【实验三】设计一个10层楼的电梯控制器模块1.实验内容与原理说明 2.实验模块程序代码和激励代码(1)设计模块代码(2)激励模块代码3.波形仿真图4.门级电路图【实验结果及思考】【实验要求】 实验
目录1、前言2、我这里已有的UDP方案3、详细设计方案传统FPGAUDP方案本FPGA10GUDP方案(牛逼)10GEthernet框图10GEthernet发送解析10GEthernet接收解析10GEthernet寄存器配置10GEthernetUI配置4、vivado工程详解5、上板调试验证并演示ping功能测试数据收发测试10G网速测试6、福利：工程代码的获取1、前言目前网上的fpga实现udp基本生态如下：1：verilog编写的udp收发器，但不带ping功能，这样的代码功能正常也能用，但不带ping功能基本就是废物，在实际项目中不会用这样的代码，试想，多机互联，出现了问题，你的网
通过dds（rom）和ad（可能电路其他模块传输给ad的模拟数据转换为数字数据）接收数据，dds数据进行调频调相操作，ad数据直接输出，通过按键进行通道选择ad或者dds数据，利用uart串口将控制调频调相指令输入，输出控制uart接收信号和ad，dds采样使能信号（主要是控制设置波特率不同产生的采样率）最后fifo和uart输出按键模块最后产生的数据总共分为四个模块：1.数据源采集模块： 1.ad数据采集模块：tl549_interface（本模块主要从TL549中读取信号采样的数据） 该模块使用adTL549协议进行ad数据传输，其中所需的接口：ad部分接口：cs，sdi，sc
手把手教你在FPGA上移植NVDLA+Tengine并且跑通任意神经网络（1）一.简介1.1什么是NVDLA1.2什么是Tengine1.3模型部署过程简介1.4项目目标二.NVDLA硬件移植以及验证2.1硬件平台选择2.2RTL代码生成2.2.1什么是docker2.2.2用docker构建NVDLA硬件环境2.3IP核封装2.3.1新建VIVADO工程2.3.2建立顶层文件，修改接口电路2.3.3关闭时钟电路2.3.4综合与布局布线2.3.5封装IP核2.3.6BLOCKDESIGN2.3.7SDK中进行NVDLA硬件功能测试三.小结一.简介1.1什么是NVDLA官方开源仓库：（软件）ht
文章目录前言一、一位全加器1、一位全加器的原理图设计2、一位全加器的Verilog编程3、上板效果二、四位全加器1、四位全加器的原理图设计2、四位全加器的Verilog编程三、总结四、参考资料前言环境：1、Quartus18.02、vscode3、基于IntelDE2-115的开发板一、一位全加器全加器简介：全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。输入输出真值表：一位全加器的真值表如下图，其中Ai为被加数，
GD32F470系列1：调用EXMC与FPGA通信实例一、EXMC简介二、EXMC区域划分及region划分三、读写时序图1.模式A读时序控制2.模式A写时序控制3.寄存器配置1.需配置寄存器2.配置程序参考3.读写时操作地址范例总结一、EXMC简介EXMC是GD32单片机系列的外部并行总线接口，用来访问各种片外存储器，通过配置寄存器，EXMC可以把AMBA协议转换为专用的片外存储器通信协议，包括SRAM，ROM，NORFlash，NANDFlash，PCCard和SDRAM。用户还可以调整相关的时间参数来提高通信效率。EXMC的访问空间被划分为许多个块（Bank），每个块支持特定的存储器类型
本系列参考文献—FPGA时序与约束分析-吴厚航FPGA从综合到实现需要的过程如下：synth_design->opt_design->place-design->phys_opt_design->route_design1、时序约束的理解2、时序约束的基本路径3、时序约束的步骤4、时序约束的主要方法5、查看相关时序信息1、时序约束的理解FPGA的设计约束分为物理约束和时序约束：物理约束主要包括I/O接口约束，布局约束，布线约束以及配置约束。其中I/O接口约束主要为引脚分配、电平标准设定等物理属性的约束。时序约束是涉及FPGA内部的各种逻辑或走线的延时，反应系统的频率和速度的约束。FPGA实现时
1.我们说的所有时序分析都是建立在同步电路的基础上的，异步电路不能做时序分析（或者说只能做伪路径约束（在设伪路径之前单bit就打拍，多bit就异步fifo拉到目的时钟域来））。——FPGA设计中寄存器全部使用一个时钟的设计是同步设计电路，FPGA设计寄存器使用多个时钟的设计是异步设计电路。异步电路由于使用的时钟不同，导致上游寄存器的输出数据进入下游寄存器的时间是任意的，这非常可能导致不满足下游寄存器的建立时间要求和保持时间要求，从而导致亚稳态。同样的原因，由于两者时钟不同，所以也不法建立对应的模型来分析异步电路是否能满足时序要求2.时序分析和时序约束的关系：先有时序约束（告诉EDA工具你的时钟
