目录一、串口通信基础知识1、什么是串口？2、同步通信和异步通信3、串行通信的传输方向4、常见的串口通信接口二、UART串口通信UART基础知识1、协议层：通信协议（包括数据格式，传输速率等）（1）数据格式（2）传输速率2、物理层：接口类型，电平标准等UART串口通信实验1、程序设计（1）程序框图（2）时序框图（3）接收模块（4）发送模块(5)环回模块（6）顶层模块（7）TRL级原理图三、RS485串口通信RS485基础知识1、单端传输与差分传输RS485串口通信实验1、程序框图2、程序设计（1）按键消抖模块(2)LED灯控制模块(3)接收模块(4)发送模块(5)顶层模块(6)RTL级原理图一、
FPGA开发之SRIO接口回环测试一、接口部分s_axis_ireq：发送接口m_axis_treq：接收接口m_axis_iresp：接收应答接口s_axis_tresp：发送应答接口tvalid：表示数据有效tdata：有效数据，要有HELLO包头tready：IP核输出，表示可以向其发送数据tlast：标志最后一个数据tuser：ID号，仅tvalid的第一个时钟周期内有效tkeep：固定为8’hFF二、HELLO包头见官方手册《PG007》P.76HELLO格式的包中Size域的值等于传输的字节的总数减1，Size域的有效值范围为0~255字节RapidIO协议定义了七种事务类型，每种
FPGA开发之SRIO接口回环测试一、接口部分s_axis_ireq：发送接口m_axis_treq：接收接口m_axis_iresp：接收应答接口s_axis_tresp：发送应答接口tvalid：表示数据有效tdata：有效数据，要有HELLO包头tready：IP核输出，表示可以向其发送数据tlast：标志最后一个数据tuser：ID号，仅tvalid的第一个时钟周期内有效tkeep：固定为8’hFF二、HELLO包头见官方手册《PG007》P.76HELLO格式的包中Size域的值等于传输的字节的总数减1，Size域的有效值范围为0~255字节RapidIO协议定义了七种事务类型，每种
文章目录 系列目录与传送门 一、什么是MUX 二、FPGA内部的MUX 三、总结系列目录与传送门 《从底层结构开始学习FPGA》目录与传送门一、什么是MUX 多路选择器MUX是一个多输入、单输出的组合逻辑电路，一个n输入的多路选择器就是一个n路的数字开关，可以根据通道选择控制信号的不同，从n个输入中选取一个输出到公共的输出端。 4选1的多路开关电路模型如下所示： 其真值表如下：二、FPGA内部的MUX 在FPGA底层，MUX也是作为一种基本的逻辑单元而存在。下图是FPG
文章目录 系列目录与传送门 一、什么是MUX 二、FPGA内部的MUX 三、总结系列目录与传送门 《从底层结构开始学习FPGA》目录与传送门一、什么是MUX 多路选择器MUX是一个多输入、单输出的组合逻辑电路，一个n输入的多路选择器就是一个n路的数字开关，可以根据通道选择控制信号的不同，从n个输入中选取一个输出到公共的输出端。 4选1的多路开关电路模型如下所示： 其真值表如下：二、FPGA内部的MUX 在FPGA底层，MUX也是作为一种基本的逻辑单元而存在。下图是FPG
一、3×3矩阵的获取方式查阅了一些FPGA图像处理的资料，总结出了获得3×3图像矩阵的方法主要有下面这几种。（1）用移位寄存器IP核；（2）用2个或者3个ram实现；（3）用2个或者3个fifo实现。我这边是使用vivado作为开发环境，quartus中有专门的IP核可以实现图像数据的缓存，但是vivado中的移位寄存器只可以缓存一行，而且最多缓存1088个，如下图所示。而且缓存数据很多时，会出现缓存数量不准确的现象，大家可以自己去试试。因此在vivado中推荐使用fifo或者ram来实现。二、基于fifo提取3×3矩阵的时序图利用时序图软件绘制了用fifo实现的移位寄存器的时序图，这边大致介
一、3×3矩阵的获取方式查阅了一些FPGA图像处理的资料，总结出了获得3×3图像矩阵的方法主要有下面这几种。（1）用移位寄存器IP核；（2）用2个或者3个ram实现；（3）用2个或者3个fifo实现。我这边是使用vivado作为开发环境，quartus中有专门的IP核可以实现图像数据的缓存，但是vivado中的移位寄存器只可以缓存一行，而且最多缓存1088个，如下图所示。而且缓存数据很多时，会出现缓存数量不准确的现象，大家可以自己去试试。因此在vivado中推荐使用fifo或者ram来实现。二、基于fifo提取3×3矩阵的时序图利用时序图软件绘制了用fifo实现的移位寄存器的时序图，这边大致介
目录一、前言二、时钟规划概念三、时钟规划的模块3.1时钟BUF3.2时钟源四、时钟规划之时钟单元布局 4.1BUFG4.2BUFH4.3 BUFR 4.4BUFIO五、时钟规划之时钟单元走线5.1 BUFG->BUFH5.2 BUFR->FF5.3 BUFIO->FF一、前言 对于vivado这类使用verilog语言的进行工程设计的工具，软件的时钟规划设计是至关重要的一个环节，下面将针对软件时钟规划的设计原理进行一些基础的说明，了解这个也能提高自己程序设计的可靠性，以及问题定位，本文以xilinx的xc7z100ffg900-2器件为例。二、时钟规划概念
目录一、前言二、时钟规划概念三、时钟规划的模块3.1时钟BUF3.2时钟源四、时钟规划之时钟单元布局 4.1BUFG4.2BUFH4.3 BUFR 4.4BUFIO五、时钟规划之时钟单元走线5.1 BUFG->BUFH5.2 BUFR->FF5.3 BUFIO->FF一、前言 对于vivado这类使用verilog语言的进行工程设计的工具，软件的时钟规划设计是至关重要的一个环节，下面将针对软件时钟规划的设计原理进行一些基础的说明，了解这个也能提高自己程序设计的可靠性，以及问题定位，本文以xilinx的xc7z100ffg900-2器件为例。二、时钟规划概念
干货来了，用DDR搬砖，只需要会用IP就好，Xilinx官方YYDS！-----------------------------------------------------------------------------------------------------------------汇总篇：Xilinx平台DDR3设计保姆式教程（汇总篇）——看这一篇就够了----------------------------------------------------------------------------------------------------------------目录一
