Edgedetectmoduletop_module(inputclk,input[7:0]in,output[7:0]pedge); reg[7:0]in_state; always@(posedgeclk) begin in_statein; pedge=in&~in_state; end endmodule分析：利用了非阻塞赋值在时钟周期末赋值的特性，其次，计算上升沿的位置，首先当前时刻得是1，上一时刻得是0，因此才有pedge=in&~in_state.并且会在一个周期后清楚上升沿所在位。Edgedetect2与Edgedetect1不同的是，此题是检测数据变化的任意边缘。因此只需要使