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晶体管的 栅极gate 材料选用 多晶硅polysilicon,并采用 自对准工艺 self-aligned IC后端版图 【VLSI】

晶体管的栅极gate材料选用多晶硅polysilicon,并采用自对准工艺self-alignedIC后端版图【VLSI】基础:MOS管通过栅极上所加的电压控制漏极与源极之间电流晶体管的栅极材料选用多晶硅,并采用自对准工艺栅极的材料为什么选用多晶硅(polysilicon)?历史:早期的非对准工艺造成的问题解决方法:多晶硅(polysilicon)用作栅极(gate)、自对准工艺的解释解释一下什么是晶体管里栅极的自对准工艺。Explainthetermsself-alignedasitappliestothegateofthistransistor.Whymakethegatefirstbef

ASIC-WORLD Verilog(5)基础语法下篇

写在前面        在自己准备写一些简单的verilog教程之前,参考了许多资料----asic-world网站的这套verilog教程即是其一。这套教程写得极好,奈何没有中文,在下只好斗胆翻译过来(加了自己的理解)分享给大家。    这是网站原文:http://asic-world.com/verilog/veritut.html        这是系列导航:Verilog教程系列文章导航模块(Modules)模块是verilog设计的基本组成形式你可以在模块中调用别的模块来实现层次化设计                在下面的图片中可以看到:顶层模块分别由左、右上、右下三个子模块构成左

ASIC-WORLD Verilog(5)基础语法下篇

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数字IC经典电路(1)——经典加法器的实现(加法器简介及Verilog实现)

加法器简介及Verilog实现写在前面的话经典加法器8bit并行加法器8bit超前进位加法器8bit流水线加法器8bit级联加法器总结写在前面的话加法器是数字系统最基础的计算单元,用来产生两个数的和,加法器是以二进制作运算。负数可用二的补数来表示,减法器也是加法器,乘法器可以由加法器和移位器实现。加法器和乘法器由于会频繁使用,因此加法器的速度也影响着整个系统的计算速度。对加法器的设计也一直在更新迭代,反观数字IC初学者,往往只是了解个全加器和半加器,而对一些经典的加法器类型和实现方式却很少了解。经典加法器8bit并行加法器并行加法器就是利用多个全加器实现两个操作数各位同时相加。并行加法器中全加

IC面试常考题 Verilog三分频电路设计(占空比50%,三分之一,三分之二)

实现三分频电路最简单的是:利用计数器实现。时序图分析(本人比较懒,平常科研忙,所以直接手画时序图了,懒得用软件画了):直接上图分析:利用计数器每隔三个周期信号翻转一次,同时在不同的计数下翻转得到的同步信号clk_1和clk_2,再利用异或即可实现出一个不同占空比的三分频信号(同样的方法也可扩展到其他奇数分频设计中)。例如占空比50%:moduleDiv_three(inputclk,inputrst_n,outputdiv_three);reg[1:0]cnt;regdiv_clk1;regdiv_clk2;always@(posedgeclkornegedgerst_n)beginif(rs

【IC基础】集成电路设计领域术语缩写及名词解释(字母索引版)

前言:笔者在大三上学习学习《SoC设计导论》时整理的有关集成电路设计领域的常见有英文缩写和对应的名词解释,文中标注的页码均出自《SoC设计方法与实现》这本参考书:目录目录前言:目录ABCCTG(ClockTreeGeneration):时钟树生成DFIJLNPRSTUAASIC(ApplicationSpecificIntegratedCircuit):专用集成电路,是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC的特点是面向特定用户的需求,ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。*ATPG(Auto

数字IC设计中的握手与反压

数字IC设计中的握手与反压本文的主要目的是介绍清楚数字IC设计中握手和反压的原理和意义如图所示,信号从输入端到A,经过模块A处理后,再送入到B模块进行处理。为了防止B错误读取A中的数据,A与B之间添加了信号Valid,只有当Valid信号为真时,A输出的数据才是有效数据,同时,为了防止B出现问题,A与B之间还加入了一个引脚Ready,B拉高该电平时,表明当前B模块可以接收、处理信号。只有当A送给B的信号有效(Valid为真),B此时做好的准备可以接收A的数据了(Ready为真),此时,数据才被顺利的送入B中,这个过程就叫做‘握手’。如果B没能及时的处理完A送达的数据,就会将Ready拉低,提醒

电子锁语音芯片方案,低功耗声音提示ic,WT588F02B-8S

随着科技的不断发展,电子锁已成为现代社会中,安全性和便利性并存的必备设备。如何为电子锁行业增添智能化、人性化的功能已成为行业内的热门话题。在这个迅速发展的市场中,深圳唯创知音推出了一款语音交互方案——WT588F02B-8S低功耗声音提示芯片,为电子锁行业注入了全新的语音交互体验。相比市面上的语音芯片,WT588F语音ic有以下几点优势:一、低功耗设计WT588F02B-8S是一款专为电子锁设计的语音播报芯片。经过测试WT588F语音芯片待机功耗<5μA,其独特的低功耗设计不仅能够满足电子锁长时间待机的需求,还能够有效延长电池使用寿命,为用户带来更持久的使用体验。无需频繁更换电池,电子锁的运行

IC秋招System Verilog 116道题目及答案

1、求创建完成后 niu2.b的值:classniuniuwwlogicinta=5;logicintb;functionnew(aa=10,bb=20)a=aa;b=bb+10;endfunctionendclassinitialbeginniuniuwwniu1niu2;niu1=new(30);niu2=new(30,40);endA、70B、40C、50D、10答案:C笔记:在这里b为动态变量(默认的class中)因此第一次创建并不会影响第二次创建的值,因此此处为40+102、以下关于断言中使用的符号的含义,说法错误的是:sequenceseq;@(posedegesysclk)$ro

【数字IC手撕代码】Verilog轮询仲裁器|题目|原理|设计|仿真

芯片设计验证社区·芯片爱好者聚集地·硬件相关讨论社区·数字verifier星球四社区联合力荐!近500篇数字IC精品文章收录!【数字IC精品文章收录】学习路线·基础知识·总线·脚本语言·芯片求职·EDA工具·低功耗设计Verilog·STA·设计·验证·FPGA·架构·AMBA·书籍Verilog固定优先级仲裁器一、前言二、题目三、原理四、RTL设计五、Testbench仿真六、仿真分析一、前言本系列旨在提供100%准确的数字IC设计/验证手撕代码环节的题目,原理,RTL设计,Testbench和参考仿真波形,每篇文章的内容都经过仿真核对。快速导航链接如下:1.奇数分频2.偶数分频3.半整数分