本章接下来的内容，将着重介绍如何得到要求的GBW与PM，同学们可以参照对比sansen第五、六章学习，但抛开课本，也完全可以理解本部分的内容。我们会将重点放在如何通过给定的指标——相位裕度以及GBW，得到合适的小信号参数——第一级跨导gm1、第二级跨导gm2以及密勒补偿电容Cc，而抛开诸如“开环频率响应与闭环频率响应的关系”、“为什么需要70°的相位裕度，频率响应才能完全没有尖峰”以及“频率特性与其他指标如何折中”等问题。以上被我们忽略的问题，事实上都及其重要，但我相信第一次接触运放设计的同学们，比起“尽善尽美”地掌握所有运放设计理论，更关心如何快速上手，即如何满足设计指标。因此，在本节内容中
本章接下来的内容，将着重介绍如何得到要求的GBW与PM，同学们可以参照对比sansen第五、六章学习，但抛开课本，也完全可以理解本部分的内容。我们会将重点放在如何通过给定的指标——相位裕度以及GBW，得到合适的小信号参数——第一级跨导gm1、第二级跨导gm2以及密勒补偿电容Cc，而抛开诸如“开环频率响应与闭环频率响应的关系”、“为什么需要70°的相位裕度，频率响应才能完全没有尖峰”以及“频率特性与其他指标如何折中”等问题。以上被我们忽略的问题，事实上都及其重要，但我相信第一次接触运放设计的同学们，比起“尽善尽美”地掌握所有运放设计理论，更关心如何快速上手，即如何满足设计指标。因此，在本节内容中
《优秀的IC/FPGA开源项目》是新开的系列，旨在介绍单一项目，会比《优秀的Verilog/FPGA开源项目》内容介绍更加详细，包括但不限于综合、上板测试等。两者相辅相成，互补互充~一种智能手套，可将手语字母翻译成带显示器的书面字母。绪论在这个项目中，我们的主要目的是开发一款智能手套，帮助使用手语的人在日常生活中轻松交流。学习手语是一个要求很高的过程。因此，许多健康人并不了解这个过程。在这款智能手套的帮助下，那些健康的人将能够理解那些使用手语的人。智能手套还可以用作想要学习手语的健康人的模拟器。这个项目主要涉及到模拟字母，字母是语言的基石。在这个项目中，我们使用FPGA来实现将手势模拟为视觉字
《优秀的IC/FPGA开源项目》是新开的系列，旨在介绍单一项目，会比《优秀的Verilog/FPGA开源项目》内容介绍更加详细，包括但不限于综合、上板测试等。两者相辅相成，互补互充~一种智能手套，可将手语字母翻译成带显示器的书面字母。绪论在这个项目中，我们的主要目的是开发一款智能手套，帮助使用手语的人在日常生活中轻松交流。学习手语是一个要求很高的过程。因此，许多健康人并不了解这个过程。在这款智能手套的帮助下，那些健康的人将能够理解那些使用手语的人。智能手套还可以用作想要学习手语的健康人的模拟器。这个项目主要涉及到模拟字母，字母是语言的基石。在这个项目中，我们使用FPGA来实现将手势模拟为视觉字
前言： 自己的仿真记录，仿真的时候很可能不清楚需要仿真什么参数，就按照自己的感觉来了。有用就点个赞，没用的话就没用好了哈哈。反正就是一个用来记录的帖子。PS： 因为是我记录的帖子，所以会有仿真一半发现错了，然后进一步进行修改的过程，所以可能会写得比较长。我还是比较喜欢这种不断发现问题改进问题的过程，模拟嘛，坑走多了，后面就熟练了。 另外，内容是按照拉扎维那本书来推进写的。在运放和带隙部分我会着重仿真，其他的部分可能会有一些不周到。 帖子是我一步一步学习的见证，可能会发现开始的部分写得很烂，那是初期的我啦，啊哈哈哈。 在此处慢慢见证自己
前言： 自己的仿真记录，仿真的时候很可能不清楚需要仿真什么参数，就按照自己的感觉来了。有用就点个赞，没用的话就没用好了哈哈。反正就是一个用来记录的帖子。PS： 因为是我记录的帖子，所以会有仿真一半发现错了，然后进一步进行修改的过程，所以可能会写得比较长。我还是比较喜欢这种不断发现问题改进问题的过程，模拟嘛，坑走多了，后面就熟练了。 另外，内容是按照拉扎维那本书来推进写的。在运放和带隙部分我会着重仿真，其他的部分可能会有一些不周到。 帖子是我一步一步学习的见证，可能会发现开始的部分写得很烂，那是初期的我啦，啊哈哈哈。 在此处慢慢见证自己
写在前面在自己准备写verilog教程之前，参考了许多资料----FPGATutorial网站的这套verilog教程即是其一。这套教程写得不错，只是没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：https://fpgatutorial.com/verilog/这是系列导航：Verilog教程系列文章导航这篇文章将讨论verilog中一个重要的结构----always块（alwaysblock）。verilog中可以实现的数字电路主要分为两类----组合逻辑电路和时序逻辑电路。与组合逻辑电路相反，时序电路电路使用时钟并一定需要触发器等存储元件。因此，输出信号与时钟同
写在前面在自己准备写verilog教程之前，参考了许多资料----FPGATutorial网站的这套verilog教程即是其一。这套教程写得不错，只是没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文：https://fpgatutorial.com/verilog/这是系列导航：Verilog教程系列文章导航这篇文章将讨论verilog中一个重要的结构----always块（alwaysblock）。verilog中可以实现的数字电路主要分为两类----组合逻辑电路和时序逻辑电路。与组合逻辑电路相反，时序电路电路使用时钟并一定需要触发器等存储元件。因此，输出信号与时钟同
本篇主要参考了 1、新芯设计(3条消息)新芯设计的博客_CSDN博客-如何成为一名高级数字IC设计工程师,数字IC技能拓展,基于SoC的卷积神经网络车牌识别系统设计领域博主2、小汪的IC自习室(3条消息)小汪的IC自习室的博客_CSDN博客-数字IC设计,SystemVerilog&IC验证,RISC-V领域博主3、自己总结的一些知识点（1）ASIC设计流程一、确定项目需求1、确定芯片的具体指标： 1）物理实现： 制作工艺（代工厂及尺寸要求） 裸片面积 封装（封装越大，散热越好，成本越高） 2）性能指标： 速度（时钟频率） 功耗
本篇主要参考了 1、新芯设计(3条消息)新芯设计的博客_CSDN博客-如何成为一名高级数字IC设计工程师,数字IC技能拓展,基于SoC的卷积神经网络车牌识别系统设计领域博主2、小汪的IC自习室(3条消息)小汪的IC自习室的博客_CSDN博客-数字IC设计,SystemVerilog&IC验证,RISC-V领域博主3、自己总结的一些知识点（1）ASIC设计流程一、确定项目需求1、确定芯片的具体指标： 1）物理实现： 制作工艺（代工厂及尺寸要求） 裸片面积 封装（封装越大，散热越好，成本越高） 2）性能指标： 速度（时钟频率） 功耗
