回到首页：2023数字IC设计秋招复盘——数十家公司笔试题、面试实录推荐内容：数字IC设计学习比较实用的资料推荐题目背景笔试时间：2022.08.05应聘岗位：FPGA笔试平台：北森题目评价难易程度：★★★☆☆知识覆盖：★★★☆☆超纲范围：☆☆☆☆☆值得一刷：★★★☆☆备注：本篇与《笔试题-2023-诺瓦星云-FPGA（第1套）》有较多重复题目，这里只记录不同的题目文章目录不定项选择题3.以下哪种编玛方式或传输序列不适合在接收调使用DFE进行均衡处理?6.多时钟域设计中，如何处理跨时钟域7.FPGA动态功耗主要消耗在哪里()8以下说法正确的是9.如果wire[99:0]b;reg[99:0]a
问题描述：读入一个字符串str，输出字符串str中的连续最长的数字串。思路与代码：deflongest1(s): '''查找所有连续数字''' importre t=re.findall('\d+',s) ift: returnmax(t,key=len) return'No'deflongest2(s): '''使用非数字作为分隔符''' importre t=re.split('[^\d]+',s) ift: returnmax(t,key=len) return'No'deflongest3(s): '''笨办法''' result=[] t=[]
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VerilogHDL（简称Verilog）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。Verilog继承了C语言的多种操作符和结构，与另一种硬件描述语言VHDL相比，语法不是很严格，代码更加简洁，更容易上手。Verilog不仅定义了语法，还对语法结构都定义了清晰的仿真语义。因此，Verilog编写的数字模型就能够使用Verilog仿真器进行验证。今天要为大家分享的资料是**《Verilog超详细教程》**，资料来源于北大微电子学系，于敦山老师。如有侵权，请联系删除哦~其实在以前，电路真的是用手画的，但是随着时代的更替，这已经不能满足工业界的需
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数字IC/FPGA面试常考问题------亚稳态中，为什么打两拍可以消除亚稳态！最近常常被一个问题困扰，痛定思痛决定花时间来弄动它！数字IC/FPGA笔试、面试常考的一个问题就是什么是亚稳态？为什么会产生亚稳态？如何消除亚稳态？其中有一个方法就是打两拍可以减小亚稳态发生的概率！注意措辞！！这里是减小亚稳态的发生概率，而并不是标题上的消除亚稳态。一直并不知道其中原理决定弄懂，并将其记录下来。首先，我们需要了解什么是亚稳态，看下图简单来说，就是当时钟信号上升沿到来的时候正好采样的数据也在发生变化，但是对于采样的时钟信号，如果想要采样得到一个稳定值，在clk的上升沿的前一段时间有一个建立时间TSU和
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芯片设计验证社区·芯片爱好者聚集地·硬件相关讨论社区·数字verifier星球四社区联合力荐！近500篇数字IC精品文章收录！【数字IC精品文章收录】学习路线·基础知识·总线·脚本语言·芯片求职·EDA工具·低功耗设计Verilog·STA·设计·验证·FPGA·架构·AMBA·书籍【数字设计】经纬恒润_2023届_笔试面试题目分享一、投稿方式二、一面三、二面一、投稿方式因为作者不是今年的应届生，因此本专栏（数字IC笔试面试专栏）的建设需要粉丝朋友们共同进行，现开放邮箱笔试面经投稿地址如下E210064@e.ntu.edu.sg，欢迎读者朋友们进行投稿，参与的朋友有机会获得数字IC相关纸质书籍
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概述IC设计实现方式有很多种，模拟IC的实现方式主要包括：全定制与宏单元/IP。SoC的实现方式主要是依靠CPU/DSP/MCU/ASSP作为主控单元（用于系统处理控制）并搭配其它IP构成片上系统芯片。而数字IC实现发主要方式有以下几种。数字IC的实现方式数字IC的实现方式分类如下图，从大体上来说，数字IC可分为全定制和半定制。全定制的性能优化改进自由度更大，而半定制的设计研发的周期更短。全定制全定制的数字IC芯片，如字面意思，芯片内部的相关逻辑电路都需要进行人工设计定制，需要手工完成电路设计和物理设计。基本流程全定制IC设计基本流程如下图所示，全定制设计数字IC芯片时，首先需要对性能指标进行
