问题描述有的用户在使用下载器调试带有ILA的工程时，出现某些异常情况，目前已知的异常有：（1）下载过程中报错，而且底部TclConsole出现大量报错信息Tcl报错信息，从第三行可知，系统提示降低速率，但是未具体说明降低哪里的速率。（2）点击开始采样后，不出波形也无任何报错信息（3）开始采样后，不采集或采集的波形不变化，且底部的TclConsole有报错（4）开始采样后，采集失败并且底部TclConsole出现大量报错信息（5）连接已烧录ILA程序的开发板时，出现连接不上或者连接上了，但是ILA设备显示不全的问题原因这些错误的出现跟两个因素有关：（1）下载器的Jtag接口的TCK速率，也可简单
【vivadoila高级触发的使用】之改变ILA采样频率【vivadoila高级触发的使用】之改变ILA采样频率一.背景二.改变ILA采样频率的解决方法1.利用PLL模块或者自分频产生较低的频率，去作为ILAIP中的采样时钟。2.采用ILA高级设置和VIO实现ILA采样率的自定义设置三.采用ILA高级设置和VIO实现ILA采样率的步骤四.总结一.背景通常情况下，FPGA工程师在设计完复杂的逻辑设计后，会进行初步的仿真测试，仿真测试之后进行上板测试，但是简单的仿真往往无以应对复杂的实际情况，上板使用在线调试工具（ILA和VIO）抓取内部信号进行debug是常用的调试方式，一般，ILA的采样频率会
ILAvivado工具集成了逻辑分析仪，ILAIP核用于替换外部的逻辑分析仪，添加探针来监控内部信号波形变化。1）IPCatalog2）搜索栏可搜索IP核，如创建FIFO、RAM等。3）搜索并选择。4）设置ILA各项参数。 5） 设置好IP核参数后点ok。6）打开ila_0.evo。7） 复制ila例化模板。8）在设计文件中将IP核例化并连接，再生成比特流。9）将比特流下载到板子中，点运行即可查看探针捕捉到的波形。时钟时钟IP核RAMXilinxA7系列FPGA有140片blockRAM每片内存为36k（bit），共4.9M。双端口RAM可以写可以读（分别有读写时钟），但是要规定读写优先级。
现象： 在调试JESD204B时，为了观察204B的输出信号，采用204B输出的时钟作为ILA的抓数时钟，结果提示ilacoreclockhasstopped.unabletoarmila分析：1.先确定204B的core时钟是否输出，将core时钟进行LED灯的驱动，LED正常闪动，这说明core时钟是出来了的。2.ILA用其他时钟进行抓数，能够正常抓数。3.core时钟输出加入BUFG，提示出错，因为JESD204B中已经加入BUFG了。解决：既然JESD204B直接输出的core时钟不能作为ILA的抓数时钟，直接添加一个clockwiz，core时钟作为输入，输出一个和他同频同向作
目录01HDL代码实例化ILAIP核02BlockDesign添加ILAIP核03 综合后添加MarkDebug04 HDL中使用MARK_DEBUG05 文章总结大家好，这里是程序员杰克。一名平平无奇的嵌入式软件工程师。在日常FPGA开发过程中，逻辑代码设计完成后，为了验证代码逻辑的正确性，优先使用逻辑仿真(modesim)进行验证。仿真验证通过后进行板级验证时，使用逻辑分析仪进行分析和验证逻辑是否正确。FPGA两大主流厂商的软件集成逻辑分析仪供使用，Altera的Quartus自带SignalTap、Xilinx的Vivado自带ILA逻辑调试工具。本篇总结和分享在Xilinx编译工具Vi
ila的全称是IntegratedLogicAnalyzer，是xilinxFPGA用于片内信号debug开发的ip当前我们用前端流程调用ila当启动IPCatalog后，输入ilaila配置说明NumberofProbes这里选取需要抓取的信号数量，不宜过多。sampleDataDepth，信号存储的深度，曾经试过选取的深度非常大，导致数据出错。总的来说，够用就好。trigeroutport，trigerinport，额外的triger方法，项目中没有使用，有兴趣的可以尝试一下。inputpiplinestages，如果没有面积压力的话，建议点选这个选项，可以有效缓解布线压力。capture
WARNING:[Xicom50-38]xicom:NoCseXsdbregisterfilespecifiedforCseXsdbslavetype:0,csedriverversion:0.Slaveinitializationskipped.INFO:[Labtools27-1434]Devicexc7a35t(JTAGdeviceindex=0)isprogrammedwithadesignthathasnosupporteddebugcore(s)init.记录一下这个错误，在vivado例化ILA调试波形时，在Hardware界面进行programDevice时老是出不来波形调试窗
项目场景：JESD204BILA调试问题描述经常遇到某个ILA报告没有时钟。。。。原因分析：首先排查工具VIVADO有问题，那就是我们使用问题解决方案：1.打开VIVADO原理图，看看hub时钟是否是全局时钟，freerunning时钟，就是来源于晶振时钟可以加约束，让工具选择晶振产生的clk_100m_g作为hub时钟，贴约束——set_propertyC_CLK_INPUT_FREQ_HZ300000000[get_debug_coresdbg_hub]set_propertyC_ENABLE_CLK_DIVIDERfalse[get_debug_coresdbg_hub]set_prop
目录前言一、通过添加mark debug1、进行综合2、抓取信号3、保存4、查看信号二、通过ILAIP核1.在Vivado的IP栏里添加ILA 2.在需要用到的模块里例化ILA三、对比总结前言 在对FPGA编程时，我们经常需要从与FPGA相连的芯片中读取信号，可以用FPGA芯片特定的软件来抓取信号，下面是用vivado抓取信号的两个方法。一、通过添加mark debug在需要观察的信号前面加：(*MARK_DEBUG="true"*)(*MARK_DEBUG="true"*)outputCpSl_PLL1CE_o , (*MARK_DEBUG="true"*)outputCp
PS端（Debug也是类似的下载方式）下载需要包含FPGA需要的比特流文件1位置检测bit文件是否正确，看文件修改时间对不对，是否选择了正确的bit文件。2位置勾选重置整个系统并且下载程序到FPGA3点击RUN下载程序如果PL端没有做任何修改，只是改了PS端的代码，那不用勾选2中的前两个选项直接下载程序即可PL端ILAPL端的时钟如果是PS提供的最好一起在SDK中下载程序，不要分开下载比特文件和C文件（官方建议的）。ILA使用前一定要设置好触发信号（除非是一些什么恒定值），没有触发信号ILA就可能在任意时钟开始抓取信号，大概率信号是没有的或者只有部分。左边界面的触发按键是整个PL端的所有ILA
