1.基于IODELAY的TDC设计原理在第一篇中讲过，基于FPGA开发的TDC常见的有直接计数法，多相位时钟采样法，抽头延迟线法等等。前面3篇讲解了基于多相位的TDC，接下来主要讲解基于抽头延迟线的方法。在XilinxFPGA开发中，要实现抽头延迟线，主要由进位链(Carry4)和IODELAY模块构建延迟链实现。以下主要介绍基于IODELAY的TDC设计原理。抽头延迟线法实现如下，图1为抽头延迟链TDC构成的一种结构，将一组延迟最小单元(延迟时间为)级联成一条延迟链，组成一个周期。每个延迟单元都会引出一个抽头，并用相应的触发器进行锁存。一般采用抽头延迟线法，都会使用粗计数和细计数相结合的方式

最近在做一个CMOS的项目，用的是长光的CMOS，需要对利用IODELAY对CMOS输出的信号进行校准，避免在时钟边缘发生数据跳变。在查询一堆资料后发现Spartan6系列的IODELAY2资料很少，故只有靠自己摸索，以此记录，可为同样还在用Spartan6的同仁们提供些许帮助。此文章以UG381手册及ISE原语库为参考。一.IODELAY用处        器件进行通讯时，需要通过传输线进行传输，像UART、SPI、IIC等传输频率并不高，布线的传输延时可忽略不计，只要满足相应的协议就可实现数据的传输，但在高速传输时，虽然在硬件上通过差分传输来降低外界的干扰信号，但仍然由于温度、湿度影响以及