目录一、介绍下项目历史情况 二、为什么要用fs×4模式？三、为什么要将采样率改成2.5Gsps？四、时钟芯片参数如何设置？五、AD芯片参数如何设置？六、FPGA工程里JESD204IP如何设置？七、传输层如何解包？八、测试中遇到的问题一、介绍下项目历史情况 先说下我们的硬件配置：时钟芯片：LMK04828ADC芯片：AD9689FPGA芯片：XC7K410T-FFG900-2 如上图所示，使用JESD204B的子类1接口模式。原来的需求是单通道14bit，采样率为2.4Gsps。相关参数设置如下：序号项目代号参数说明1ADC与FPGA连接的SERDES通道数L8用了8条lane2ADC转换器
本章将根据高速数据采集指标要求，分析并确定高速数据采集模块的设计方案，由此分析数据存储需求及存储速度需求给出高速大容量数据存储方案，完成双通道高速数据采集模块总体设计方案，并综合采集、存储方案及AXIe接口需求给出逻辑器件选型。2.1高速数据采集模块指标及方案分析2.1.1高速数据采集指标本文基于AXIe测试总线平台的高速数据采集模块主要技术指标如下：1）最大采样率：6.4GSPS2）ADC分辨率：12bits3）通道数：24）模拟输入带宽：1GHz5）耦合：DC6）输入信号幅值：125mV、250mV、500mV、1V7）信噪比：54dB@380MHz8）存储深度：2Gpts9）传输：支持A
注：学习、交流就在博主的个人weixin公众号 “FPGA动力联盟”留言或直接+博主weixin“fpga_start”私信~业界的高速AD/DA芯片原本使用传统的单端CMOS接口，约在19年前开始改用差分LVDS接口，因为LVDS接口的数据传输速率较高(CMOS接口上限约200Mbps，而LVDS接口上限约1Gbps)，且LVDS接口的抗噪声性能优越。但LVDS接口的缺点是在采样速度较慢的情况下功耗相对较大，因此基于CMOS接口的AD/DA芯片并未被完全取代，至今许多低速、低功耗、高精度的AD/DA芯片在数据传输时仍然选择的是CMOS接口。随着芯片制造技术的发展，ADC/DAC的数据处理通道
基于JESD204B的采集与数据接收电路设计本章将围绕基于JESD204B高速数据传输接口的双通道高速数据采集实现展开。首先，简介JESD204B协议、接口结构。然后，研究JESD204B链路建立与同步的过程。其次，研究基于JESD204B子类1的多器件同步方案。最后，将完成双通道同步采集与数据接收设计，包括时钟、采集及数据接收设计。3.1JESD204B协议概述为应对高采样率、高分辨率数据转换器数据吞吐率提高的状况，JEDEC协会制定了一种可用于数据转换器与逻辑器件之间的高速串行通信协议——JESD204，并不断更新、修订该协议。其中JESD204系列协议的第二次修订版——JESD204B被
jesd204b实战操作笔记本篇的内容是基于博主设计的jesd204b接口的ADC和FPGA的硬件板卡，通过调用jesd204bip核来一步步在FPGA内部实现高速ADC数据采集，jesd204b协议和xilinx的jesd204IP核相关基本知识已在前面多篇文章中详细介绍，这里不再叙述~在该篇中，博主试图从一个初学者的视角来记录整个开发流程，力求做到每一个读者阅读完该笔记后都能快速开发基于jesd204b接口的FPGA-ADC数据采集，同时也确保几个月甚至几年后的博主本人已经遗忘了jesd204b开发细节后，通过阅读该笔记能够快速重新上手。还是老话说得好：好记性不如烂笔头！硬件工作环境ADC
文章目录基本概念优点子类协议结构链路参数传输层映射方式测试模式数据链路层对齐字符替换与还原数据链路建立与维护物理层时钟器件时钟帧时钟/多帧时钟调整时钟各时钟关系图各协议层时钟使用情况XilinxIPPortsBasicGenericClockingSchemesSubclass1OperationRxexample仿真IP核设置仿真产生ILA序列产生各个lane的数据；接收各个lane的数据博文链接基本概念优点JESD204B协议的优点如下，支持多通道、多链路和多芯片同步支持确定性延迟使用器件时钟（DeviceClock）单通道速率最高可达12.5Gbps确定性延迟的意义在于，当电路重新上电，
文章目录基本概念优点子类协议结构链路参数传输层映射方式测试模式数据链路层对齐字符替换与还原数据链路建立与维护物理层时钟器件时钟帧时钟/多帧时钟调整时钟各时钟关系图各协议层时钟使用情况XilinxIPPortsBasicGenericClockingSchemesSubclass1OperationRxexample仿真IP核设置仿真产生ILA序列产生各个lane的数据；接收各个lane的数据博文链接基本概念优点JESD204B协议的优点如下，支持多通道、多链路和多芯片同步支持确定性延迟使用器件时钟（DeviceClock）单通道速率最高可达12.5Gbps确定性延迟的意义在于，当电路重新上电，
