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modelsim 仿真 output no data原因探究

FPGAVerilog相当于“Helloworld"的一段入门代码:moduletest(clk,a);inputclk;outputa;reg[8:0]a;always@(posedgeclk)beginaendendmodule仿真TestBench代码:`timescale1ns/1psmoduletest_vlg_vec_tst();regclk;                    wire[8:0] a;always#10clk=~clk;initialbegin clk=0; #120$stop;end       testi1(.clk(clk),.a(a));endmodu

modelsim 仿真 output no data原因探究

FPGAVerilog相当于“Helloworld"的一段入门代码:moduletest(clk,a);inputclk;outputa;reg[8:0]a;always@(posedgeclk)beginaendendmodule仿真TestBench代码:`timescale1ns/1psmoduletest_vlg_vec_tst();regclk;                    wire[8:0] a;always#10clk=~clk;initialbegin clk=0; #120$stop;end       testi1(.clk(clk),.a(a));endmodu

1.3 Verilog 环境搭建

学习Verilog做仿真时,可选择不同仿真环境。FPGA开发环境有Xilinx公司的ISE(目前已停止更新),VIVADO;因特尔公司的QuartusII;ASIC开发环境有Synopsys公司的VCS;很多人也在用IcarusVerilog和GTKwave的方法,更加的轻便。虽然ISE或者QuartusII都会自带仿真器,但功能还是有欠缺。所以,这里介绍下QuartusII+Modelsim联合仿真的测试方法,运行环境为64bit-win10系统。QuartusII安装本次介绍使用的Quartus版本为10.1。目前QuartusII官网已经没有13.1以下版本的安装包,大家可以安装13.1

1.3 Verilog 环境搭建

学习Verilog做仿真时,可选择不同仿真环境。FPGA开发环境有Xilinx公司的ISE(目前已停止更新),VIVADO;因特尔公司的QuartusII;ASIC开发环境有Synopsys公司的VCS;很多人也在用IcarusVerilog和GTKwave的方法,更加的轻便。虽然ISE或者QuartusII都会自带仿真器,但功能还是有欠缺。所以,这里介绍下QuartusII+Modelsim联合仿真的测试方法,运行环境为64bit-win10系统。QuartusII安装本次介绍使用的Quartus版本为10.1。目前QuartusII官网已经没有13.1以下版本的安装包,大家可以安装13.1