关键词：时钟源，时钟偏移，时钟抖动，时钟转换时间，时钟延时，时钟树，双边沿时钟几乎稍微复杂的数字设计都离不开时钟。时钟也是所有时序逻辑建立的基础。前面介绍建立时间和保持时间时也涉及过时钟偏移的概念。下面将总结下时钟的相关知识，以便更好的进行数字设计。时钟源根据时钟源在数字设计模块中位置的不同，可以将时钟源分为外部时钟源和内部时钟源。外部时钟源：RC/LC振荡电路：利用正反馈或负反馈电路产生周期性变化时钟信号。此类时钟源电路简单，频率变化范围大，但工作频率较低，稳定度不高。无源/有源晶体振荡器：利用石英晶体的压电效应（压力和电信号可以相互转换）产生谐振信号。此类时钟源频率精度高，稳定性好，噪声低
关键词：时钟源，时钟偏移，时钟抖动，时钟转换时间，时钟延时，时钟树，双边沿时钟几乎稍微复杂的数字设计都离不开时钟。时钟也是所有时序逻辑建立的基础。前面介绍建立时间和保持时间时也涉及过时钟偏移的概念。下面将总结下时钟的相关知识，以便更好的进行数字设计。时钟源根据时钟源在数字设计模块中位置的不同，可以将时钟源分为外部时钟源和内部时钟源。外部时钟源：RC/LC振荡电路：利用正反馈或负反馈电路产生周期性变化时钟信号。此类时钟源电路简单，频率变化范围大，但工作频率较低，稳定度不高。无源/有源晶体振荡器：利用石英晶体的压电效应（压力和电信号可以相互转换）产生谐振信号。此类时钟源频率精度高，稳定性好，噪声低
关键词：偶数分频，奇数分频，半整数分频，小数分频初学Verilog时许多模块都是由计数器与分频器组成的，例如PWM脉宽调制、频率计等。分频逻辑也往往通过计数逻辑完成。本节主要对偶数分频、奇数分频、半整数分频以及小数分频进行简单的总结。偶数分频采用触发器反向输出端连接到输入端的方式，可构成简单的2分频电路。以此为基础进行级联，可构成4分频，8分频电路。电路实现如下图所示，用Verilog描述时只需使用简单的取反逻辑即可。如果偶数分频系数过大，就需要对分频系数N循环计数进行分频。在计数周期达到分频系数中间数值N/2时进行时钟翻转，可保证分频后时钟的占空比为50%。因为是偶数分频，也可以对分频系数中
关键词：偶数分频，奇数分频，半整数分频，小数分频初学Verilog时许多模块都是由计数器与分频器组成的，例如PWM脉宽调制、频率计等。分频逻辑也往往通过计数逻辑完成。本节主要对偶数分频、奇数分频、半整数分频以及小数分频进行简单的总结。偶数分频采用触发器反向输出端连接到输入端的方式，可构成简单的2分频电路。以此为基础进行级联，可构成4分频，8分频电路。电路实现如下图所示，用Verilog描述时只需使用简单的取反逻辑即可。如果偶数分频系数过大，就需要对分频系数N循环计数进行分频。在计数周期达到分频系数中间数值N/2时进行时钟翻转，可保证分频后时钟的占空比为50%。因为是偶数分频，也可以对分频系数中
随着各种应用场景的限制，芯片在运行时往往需要在不同的应用下切换不同的时钟源，例如低功耗和高性能模式就分别需要低频率和高频率的时钟。两个时钟源有可能是同源且同步的，也有可能是不相关的。直接使用选择逻辑进行时钟切换大概率会导致分频时钟信号出现毛刺现象，所以时钟切换逻辑也需要进行特殊的处理。时钟切换问题直接采用选择逻辑对时钟进行切换的电路图如下所示。假如时钟选择信号sel_clk1与两个时钟都是异步的，那么时钟切换时刻就是任意的。假如时钟由clk1切换到clk2，且切换时刻为clk1输出电平为高的时候，此时立即切换时钟就会导致输出时钟出现毛刺（glitch）。波形示意图如下：时钟切换方案在两个电平相
随着各种应用场景的限制，芯片在运行时往往需要在不同的应用下切换不同的时钟源，例如低功耗和高性能模式就分别需要低频率和高频率的时钟。两个时钟源有可能是同源且同步的，也有可能是不相关的。直接使用选择逻辑进行时钟切换大概率会导致分频时钟信号出现毛刺现象，所以时钟切换逻辑也需要进行特殊的处理。时钟切换问题直接采用选择逻辑对时钟进行切换的电路图如下所示。假如时钟选择信号sel_clk1与两个时钟都是异步的，那么时钟切换时刻就是任意的。假如时钟由clk1切换到clk2，且切换时刻为clk1输出电平为高的时候，此时立即切换时钟就会导致输出时钟出现毛刺（glitch）。波形示意图如下：时钟切换方案在两个电平相
