断言（SystemVerilogAssertion简称SVA）可以被放在RTL设计或验证平台中，方便在仿真时查看异常情况。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。断言通常被称为序列监视器或者序列检验器，是对设计应当如何执行特定行为的描述，是一种嵌入设计检查。如果检查的属性（property）不是我们期望的表现，那么在我们期望事件序列出现异常情况，发生故障时，会产生警告或者错误提示。 目录一、断言的作用二、断言的种类三、并发断言SVA组成一、断言的作用1.检查特定条件或事件序列的出现情况。2.提供功能覆盖二、断言的种类1.立即断言（Immediate Asserti

1.assertionstatementAssertionstatement有以下几种类型：assert:指定DUT的property，必须要verifyassume:给验证环境指定假设的property。simulator检查这些property，但是formal工具会使用这些信息来产生输入激励。cover:监控property评估的coveragerestrict:用于指定property是formal验证的constraint，simulation不需要检查该property。assertions又可以分为两大类：concurrentandimmediate。Immediateasser

1.assertionstatementAssertionstatement有以下几种类型：assert:指定DUT的property，必须要verifyassume:给验证环境指定假设的property。simulator检查这些property，但是formal工具会使用这些信息来产生输入激励。cover:监控property评估的coveragerestrict:用于指定property是formal验证的constraint，simulation不需要检查该property。assertions又可以分为两大类：concurrentandimmediate。Immediateasser