文章目录使用Synplify综合的好处synplify的教程方法1（无效）方法2VIVODO工程遇到的问题使用Synplify综合的好处下面的说法来自网上：综合时间更好，综合出来所使用的逻辑更少综合的时序更好在IC设计中，使用Synplify综合+Vivado组合比较多。synplify用于生成网表，然后将网表倒入FPGA中，进行布局布线等操作。synplify的教程Libero集成开发环境中Synplify应用与提高-Microsemi（Actel）FPGA开发工具——周立功Libero集成开发界面还是很简单的勾选上SymbolicFSMCompiler和ResourceSharing。双击