TLM的analysis端口与FIFO1analysis端口 除了port，export，imp之外，TLM还提出了另一种端口，analysis类型的端口，analysis类型的端口也会区分port，export，imp。Analysis端口与所描述的端口的差异，主要体现在两个方面：一个analysis_port/analysis_export可以连接多个analysis_imp，实现一对多的连接，并且动作发起者通过广播的方式，将数据写到与之相连的全部imp上。analysis端口的操作不区分阻塞和非阻塞，因为是广播操作，因此只存在非阻塞的场景。analysis端口的广播操作通过wr
（1）下载puvm.tar.gz和uvm-1.1d.tar.gz压缩包，使用分别使用tarzxvfpuvm.tar.gz和tarzxvfuvm-1.1d.tar.gz解压到当前目录下（2）找到puvm->src->ch2->dut->dut.sv文件，将该文件拷贝到puvm->src->ch2->section2.2->2.2.1目录下（3）打开puvm->src->ch2->section2.2->2.2.1->Makefile.vcs文件并按照下面的方法进行编辑，编辑完后，在终端敲入：make-fMakefile.vcsUVM_HOME=/home/ICer/ic_prjs/uvm_prj
phase机制是uvm最重要的几个机制之一，它使得uvm的运行仿真层次化，使得各种例化先后次序正确，保证了验证环境与DUT的正确交互。目录一、phase机制概述二、phase执行顺序（1）时间顺序（2）空间顺序三、phase机制中uvm树的遍历四、phase的super五、phase的跳转六、phase的调试和超时退出总结一、phase机制概述uvm中的phase按照是否消耗仿真时间分为functionphase和taskphase两类，不消耗仿真时间的为functionphase，而消耗仿真时间的为taskphase。uvm中的phase：phase机制的意义是使得UVM的运行层次化，使得各
目录一、整体的设计结构图二、各个组件代码详解2.1DUT2.2top_tb2.3my_driver2.4my_transaction2.5my_env2.6my_monitor2.7my_agent2.8my_model2.9my_scoreboard2.10my_sequencer2.11base_test2.12my_case02.13my_case1一、整体的设计结构图各个模块的基础介绍：（1）DUT：待测平台，这里为uart串口功能（2）sequence:创建一个my_straction的实例m_trans，将其随机化，最终将其送给sequencer（3）sequencer:uvm_s
目录一、整体的设计结构图二、各个组件代码详解2.1DUT2.2top_tb2.3my_driver2.4my_transaction2.5my_env2.6my_monitor2.7my_agent2.8my_model2.9my_scoreboard2.10my_sequencer2.11base_test2.12my_case02.13my_case1一、整体的设计结构图各个模块的基础介绍：（1）DUT：待测平台，这里为uart串口功能（2）sequence:创建一个my_straction的实例m_trans，将其随机化，最终将其送给sequencer（3）sequencer:uvm_s
在UVM中需要启动sequence的场景主要分为以下两种：1.在uvm_test组件中启动顶层sequence或者virtualsequence运行测例；2.在层次化sequence的顶层sequence中启动sub-sequence；virtualsequence中启动相应的sequence；情况一： 在uvm_test组件中启动顶层sequence或者virtualsequence运行测例在test中启动sequence，可以有两种方式进行启动，通过start（）以及通过default_sequence的方式启动。通过start（）启动：classmy_testextendsbase_te
APB协议APBslave端的要求比较灵活：对于总线写入到slave的传输行为，写入的数据data既可以在PSEL为高时，在CLK的上升沿锁存；也可以当PSEL为高时，在PENABLE的上升沿锁存。区别就是前者会早一点，PENABLE要在CLK上升沿后才会被驱动拉高。对于总线的读slave行为，数据只要在PWRITE=0，然后PSEL和PENABLE都为高时驱动到总线上就可以，不要求在CLK上升沿后立即驱动。APB特点：APB协议不是流水操作，两个始终周期完成一次读或写操作。APB最大支持32bit位宽APB有两个独立的数据通道：PWDATA和PRDATA，但是两个通道没有自己的握手信号，因此
引言本专栏的博客均与UVM的学习相关，学习参考： 【1】UVMTutorial 【2】张强著，UVM实战（卷Ⅰ） 【3】DownloadUVM(StandardUniversalVerificationMethodology)本专栏的学习基本依照资料【2】的主线，以【1】【3】资料作为参考。特别是【3】是官方的UVM手册，具有很高的可参考性以及权威性。本文则先搭建一个简单的UVM平台，了解其思想和机制。UVM平台：QuestaSim-6410.6c(Win10)验证平台的组成有哪些？验证的对象是前端设计工程师提交的硬件设计代码（Verilog），验证的目的就是设计各种验证case，观察前端工
环境本实验使用环境为：Win10平台下的ModelsimSE-642019.2代码dut代码：moduledut(clk,rst_n,rxd,rx_dv,txd,tx_en);inputclk;inputrst_n;input[7:0]rxd;inputrx_dv;output[7:0]txd;outputtx_en;reg[7:0]txd;regtx_en;always@(posedgeclk)beginif(!rst_n)begintxd8'b0;tx_en1'b0;endelsebegintxdrxd;tx_enrx_dv;endendendmodule其功能很简单，即将接受到的数据原封
文章目录前言一、断言1、简介：对设计违例进行检查2、断言类型3、sequence激励4、assert使用5、并发断言中常见表达式6、断言的绑定bind7、property使用8、property中的时钟（单时钟和多时钟）9、断言覆盖率前言2023.3.8一直都没懂覆盖率和断言，今天开始慢慢学2023.3.11打卡学习2023.4.4一、断言1、简介：对设计违例进行检查断言不仅可以进行时序的检测，还可以进行覆盖率的收集，因为covergroup只适合对功能点的测试，但是信号与信号之间的时序是否正确可能不能很好的覆盖，使用断言更加方便。用来与设计功能和时序作比较的属性描述检查设计内容提供设计的可视
