北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客关注作者的uu们可以进群啦~ 目录 方法一：modelsim仿真检验结果1.1verilog代码1.1.1decode_38.v（顶层模块）1.1.2decode_38_tb.v1.2仿真步骤1.3仿真结果&&波形显示方法二：FPGA操作显示结果2.1verilog代码2.1.1decode_38.v2.1.2decoders.v2.2结果表示 方法一：modelsim仿真检验结果1.1verilog代码1
建立工程，主要文件有4个，配置函数，接口文件、寄存器读写状态机文件，SPI文件。工程文件下载：百度网盘 提取码：6yzp一、编写状态机文件根据前面生成的ad9361_lut.v文件，分成写状态、读状态、延时状态，反复循环，直到最后配置完所有寄存器之后使状态机处在一个固定状态，并给出配置结束的标志信号。时钟建议20MHz和SPI读写时钟一致。 二、编写SPI读写文件根据状态机状态，选择对相应寄存器的读写操作。根据状态机状态给出读写指示，并给出相应的寄存器地址和所需写入或读取的值。 三、接口文件基本参考ADI官方的接口文件，稍作修改，可以直接设置adc_r1_mode和dac_r1_mode配置单
目录日常·唠嗑一、程序设计二、镁光模型仿真验证三、testbench文件四、完整工程下载日常·唠嗑 IIC协议这里就不赘述了，网上很多，这里推荐两个，可以看看【接口时序】6、IIC总线的原理与Verilog实现，还有IIC协议原理以及主机、从机Verilog实现。 前者是对IIC协议详细介绍、以及主机发送，主机接收两种方式。后者，是在前者基础上做设计，讲的是主机、从机两种设计实例。关于IIC从机，网上例程较少，可以参考这个博主的。不过，这个博主的状态机写的很乱，也没什么注释，看了两天才搞明白Verilog描述的什么，如果有FPGA爱好者需要用到，又看不懂的，可以私信我：bu
目录Ⅰ.实践说明0x00计数器（Counter）0x01异步计数器（AsynchronousCounter）0x02同步计数器（SynchronousCounter）Ⅱ.实践：2位二进制计数器0x00实践说明0x01输出表0x02代码和仿真Ⅲ.实践：四位十进制计数器0x00实践说明0x01输出表0x02代码和仿真Ⅰ.实践说明0x00计数器（Counter）计数器是一种状态周期性循环的顺序电路(sequentialcircuit)。计数器接收一个时钟值(high /low)和一个要计数的输入值，输出结果是接收到输入的次数，并使用触发器对输入的累积次数进行计数。计数器根据其工作方式分为同步(Syn
参考：verilog数字系统设计教程【第四版】夏宇闻repeat语句用阻塞赋值语句，与用非阻塞语句产生的结果差别非常大，所以将二者放在同一篇文章中。1、赋值语句2、repeat语句介绍 2.1、用法要点 2.2、代码举例 代码1：always语句实现repeatn次赋值 代码2：initial语句实现repeatn次赋值 代码3：给memory类型数据赋值 代码4：实现memory类型储值1、赋值语句在verilogHDL语言中，信号有两种赋值方式，两者的区别见下表：非阻塞赋值方式 (non_blocking) b阻塞赋值方式 (blocking) b=a在语句块中，上面语句所赋值的变
简介BCD码用4位二进制数表示一个十进制数，最常用的BCD码是8421码，用4’b0000-4’b1001表示十进制数字0-9，接下来默认BCD码就是8421码。在FPGA中使用数码管时，段选信号不好记，所以我们用BCD码表示一个数码管的数值，将BCD码转化为段选信号驱动数码管，数码管驱动可以这篇文章：74hc595驱动数码管。例如，当我们想要6个数码管显示123456时，只需要给数码管驱动模块传入{4’h1,4’h2,4’h3,4’h4,4’h5,4’h6}即可。但这样做依然不够方便，例如，当我们采集到某个10bit二进制数时，想要将其显示在数码管上，该怎么办？此时就需要进行二进制转BCD码
FPGA实验7人表决器巴克码信号发生器多功能数字时钟写在前面：本文提供以下三个任务的思路讲解和代码实现，如需参考引脚配置说明，可以点击下方链接跳转查看完整实验报告；本实验使用的是Altera公司的cycloneⅢ类型的芯片。VerilogHDL实现：7人表决器信号发生器多功能数字时钟7人表决器实验目标：实现7人投票表决电路，支持人数≥4则表决通过，否则表决不通过。电路思路：①输入7路并行信号[6:0]vote表示7个人，用开关控件控制。开关开启表示支持，输入一个电平信号，否则为零电平。②用条件判断语句对7路信号依次进行判断，给定一个中间信号[2:0]sum，如果判断为1（高电平）则sum加1，
1.实验目的（1）深入了解数据选择器原理（2）学习使用VerilogHDL设计实现数据选择器2.实验内容（1）原理描述数据选择器是一种多输入电路，单路输出的标准化逻辑构建。选择器的的开关由两根控制线的编码控制，选择四路输入中的一路输出。 （2）VerilogHDL设计源代码描述（要求：注释）//四选一选择器moduleselector41(//输入数据input[3:0]iC0,input[3:0]iC1,input[3:0]iC2,input[3:0]iC3,//选择信号inputiS1,inputiS0,//输出数据output[3:0]oZ);assignoZ=iS1?(iS0?iC3:
【FPGA编码：二分频的Verilog与SystemVerilog实现】——详解二分频的设计原理与代码实现在FPGA设计中，二分频是常用的时钟分频技术之一。它将原始时钟信号分频为一半，从而使时钟周期加倍。这种技术广泛应用于各种数字系统中，包括数字信号处理、嵌入式系统和通信系统等。本文将详细介绍如何使用Verilog和SystemVerilog在FPGA上实现二分频。一、二分频的设计原理二分频的设计原理非常简单，只需要将原始时钟信号输入至一个时钟分频电路中，然后输出一半频率的信号即可。以下是实现二分频的Verilog代码：moduleclk_div2(inputclk_in,outputregc
碎碎念：明明是周四，这周竟然不开组会_(:з)∠)_那我可以继续愉快地学习人家的代码了，这篇博客介绍的是脉冲发生器，脉冲和KillerQueen是不是很配呢hhh目录1模块功能2模块代码3模块思路4 TestBench与仿真结果1模块功能通过设置参数cntr_max与cntr_low，可以产生任意周期数与占空比的脉冲信号。2模块代码//------------------------------------------------------------------------------//pulse_gen.sv//KonstantinPavlov,pavlovconst@gmail.co
