1.问题描述：我们在编写完程序后，没有看到.v的模块有ERROR，或者是严重警告（CRITICALWARRING)，然后开始对这个模块进行功能仿真，然后仿真simulation也可以成功运行，成功进入到了波形的界面，如下图所示：此时我们点击上面的哪个三角形按钮，进行仿真的开始。如果是正常情况的话，那么后续的波形会一直跑下去，直到设定好的时间值。但是现在问题出现了，我点击了按钮以后就是下图这个情况，这个箭头指到这个地方，再点几次也是一样，说明我们的仿真停滞了，就停在这里没办法继续下去了。2. 问题分析：我的程序是没有报错的，逻辑上也是没有问题的，但是时序上出现了错误。时序上是不对的，主要是复位信
1.问题描述：我们在编写完程序后，没有看到.v的模块有ERROR，或者是严重警告（CRITICALWARRING)，然后开始对这个模块进行功能仿真，然后仿真simulation也可以成功运行，成功进入到了波形的界面，如下图所示：此时我们点击上面的哪个三角形按钮，进行仿真的开始。如果是正常情况的话，那么后续的波形会一直跑下去，直到设定好的时间值。但是现在问题出现了，我点击了按钮以后就是下图这个情况，这个箭头指到这个地方，再点几次也是一样，说明我们的仿真停滞了，就停在这里没办法继续下去了。2. 问题分析：我的程序是没有报错的，逻辑上也是没有问题的，但是时序上出现了错误。时序上是不对的，主要是复位信
仿真错误描述：作为新手在学习FPGA时的问题，使用Verilog语言在Vivado中编程，在进行仿真时出现错误提示如下：[USF-XSim-62]'compile'stepfailedwitherror(s).PleasechecktheTclconsoleoutputor'G:/FPGA_code/FPGA_Artix7/14_fsm/complex_fsm/complex_fsm/complex_fsm.sim/sim_1/behav/xsim/xvlog.log'fileformoreinformation.[Vivado12-4473]Detectederrorwhilerunning
仿真错误描述：作为新手在学习FPGA时的问题，使用Verilog语言在Vivado中编程，在进行仿真时出现错误提示如下：[USF-XSim-62]'compile'stepfailedwitherror(s).PleasechecktheTclconsoleoutputor'G:/FPGA_code/FPGA_Artix7/14_fsm/complex_fsm/complex_fsm/complex_fsm.sim/sim_1/behav/xsim/xvlog.log'fileformoreinformation.[Vivado12-4473]Detectederrorwhilerunning
一、QN格式（Q数据格式） XQN格式数据，是一个1bit符号位+Xbits整数位+Nbits小数位的补码数据。可表达的数据的范围是， 比如Q15，指的是X=0,N=15的Q格式数据，加上符号位合计16位数据（等同于Q1.15）。 又比如1Q15，指的是X=1，N=15的Q格式数据，加上符号位合计17位数据（等同于Q2.15）。 Q格式数据也可以用Fix格式数据表示。 对于有符号数，表示为Fix(1+X+N)_N，X表示整数位数，N表示小数位数。 对于无符号数，表示为uFix(X+N)_N，X表示整数位数，N表
一、QN格式（Q数据格式） XQN格式数据，是一个1bit符号位+Xbits整数位+Nbits小数位的补码数据。可表达的数据的范围是， 比如Q15，指的是X=0,N=15的Q格式数据，加上符号位合计16位数据（等同于Q1.15）。 又比如1Q15，指的是X=1，N=15的Q格式数据，加上符号位合计17位数据（等同于Q2.15）。 Q格式数据也可以用Fix格式数据表示。 对于有符号数，表示为Fix(1+X+N)_N，X表示整数位数，N表示小数位数。 对于无符号数，表示为uFix(X+N)_N，X表示整数位数，N表
VivadoIP核之RAMBlockMemeryGenerator目录前言一、配置步骤二、仿真1.顶层代码2.仿真代码三、仿真分析总结前言 本次介绍vivado中RAM（BlockMemeryGenerator）IP核的使用，希望对大家有所帮助。提示：以下是本篇文章正文内容，均为作者本人原创，写文章实属不易，希望各位在转载时附上本文链接。一、配置步骤 在vivado中搜索BlockMemeryGenerator，找到该IP核后即可按照以下操作完成相应的配置。本次配置为单端口模式。 1.首先配置Basic界面，如图1所示。 图1 Basic界面的配
VivadoIP核之RAMBlockMemeryGenerator目录前言一、配置步骤二、仿真1.顶层代码2.仿真代码三、仿真分析总结前言 本次介绍vivado中RAM（BlockMemeryGenerator）IP核的使用，希望对大家有所帮助。提示：以下是本篇文章正文内容，均为作者本人原创，写文章实属不易，希望各位在转载时附上本文链接。一、配置步骤 在vivado中搜索BlockMemeryGenerator，找到该IP核后即可按照以下操作完成相应的配置。本次配置为单端口模式。 1.首先配置Basic界面，如图1所示。 图1 Basic界面的配
1.前言通常安装Vivado时，由于软件完整安装的空间需求过于庞大，一般只会选择一部分器件进行安装。而随着学习和工作的进展，遇到新的赛灵思朋友是成长的里程碑，也是综合不能通过的绊脚石。今天有幸认识了一位新的赛灵思朋友——K7系列FPGA之XC7K410T 。然后在综合时遇到了如下问题：这个报错直截了当得告诉了我少器件了，但是解决方案里面说请打开license管理器。。。。emm，一时间我没有反应过来还以为是license的问题。一顿操作后仍然未果，无语中忽然想起Vivado安装是按照正点原子的教程选择的器件库。如下图：于是便有了下文。2.不亦乐乎有朋自远方来不亦乐乎。接下来就打开Vivado进
1.前言通常安装Vivado时，由于软件完整安装的空间需求过于庞大，一般只会选择一部分器件进行安装。而随着学习和工作的进展，遇到新的赛灵思朋友是成长的里程碑，也是综合不能通过的绊脚石。今天有幸认识了一位新的赛灵思朋友——K7系列FPGA之XC7K410T 。然后在综合时遇到了如下问题：这个报错直截了当得告诉了我少器件了，但是解决方案里面说请打开license管理器。。。。emm，一时间我没有反应过来还以为是license的问题。一顿操作后仍然未果，无语中忽然想起Vivado安装是按照正点原子的教程选择的器件库。如下图：于是便有了下文。2.不亦乐乎有朋自远方来不亦乐乎。接下来就打开Vivado进
