目录1AXI是什么？2AXI怎么工作？3AXI协议3.1架构3.1.1通道定义3.1.2接口与互连（interconnect）3.1.3Registerslices3.2基本事务3.2.1突发读示例3.2.2重叠突发读示例3.2.3突发写示例3.2.4事务顺序3.3额外的功能4信号定义4.1全局信号4.2写地址通道信号4.3写数据通道信号4.4写响应通道信号4.5读地址通道信号4.6读数据通道信号4.7低功耗接口信号4.8字段定义的简单说明：4.9AXI-Lite与AXI-stream的接口5通道握手机制5.1握手过程5.2通道之间的关系5.3通道握手信号之间的依赖关系6AXI4相关文件7需要
一、AM原理常规调幅（conventionalAM）信号（简称AM信号）的时域表达式为：其中， 是载波幅度， 是调制信号（基带消息信号）。 是已调信号，它的包络直接对应着信号 的变化规律。定义调幅指数（modulationindex），或调制深度，为：它反应了信号在载波幅度上的“调制程度”。对应的解调方法一般是使用包络检波器，即直接提取 的实包络来恢复消息信号。包络检波器实质上是一个整流器与一个低通滤波器的结合，这主要是利用了RC电路中电容放电慢的特点来提取提取 的包络。因此，我们具体可以通过全波整流并低通滤波两步来实现。二、目标设计完成信号AM调制和解调功能，目标如下：（1）载波信号频
基于VivadoDDSip核的DDS信号发生器：在Vivado软件中调出DDSip核进行设置，很多参数可以参考xilinx官方手册，比较重要的是SystemClock系统时钟和PhaseWidh相位宽度的设置，这是最终得到波形的频率和相位所需要的基础参数，在这里我分别设置为50Mhz和16bit。在implementation页面设置频率控制字和相位控制字是手动输入还是固定，这里phaseincrementprogrammability（频率控制字）设置为programmable，phaseoffsetprogrammability（相位控制字）设置为streaming（none或fixed为
串口通信实现-串口发送（vivado&verilog版）前言一、串口的通信协议二、分模块设计1.检测模块2.波特率设置3.判断过程三、完整代码展示四、TB文件五、仿真展示前言此文介绍uart串口协议（串口接收）的verilog实现和testbench的编写，仿真环境为vivado2018.3。一、串口的通信协议要进行模块的设计，首先要了解该部分功能的原理。这就涉及到串口的通信协议。从这个图中可以看到，在RX信号线中，空闲状态是高电平。也就是说在不传输信息的时候，信号线置高。拉低的信号就是起始信号，也就是要开始传输数据的信号。第一位是起始位，紧跟后面的是数据位，随后有校验位和停止位。【设计思路】
目录前言1.产生采样数据2.输出MATLAB的FFT计算结果3.获得xilinx的FFTIP的结果4.验证仿真的输出结果代码percent.mgenerate_sampled_data.moutput_matlab_fft_resultverify_FFTIPtb文件-brusttb文件-streamingIP核配置界面burst模式配置界面streaming模式配置界面总结前言记录一下曾经仿真的第一个IP核，代码编写上当时不算成熟，但是，放心，能跑通~~，别忘了看下总结，哈哈。1.产生采样数据运行generate_sampled_data.m生成采样序列数据，如图1所示图1量化后的采样数据图
基本语句：1.link_design-part+FPGA型号 2.write_csvpindelay.csv导出步骤：1.vivado建立一个空工程； 2.进入控制台界面tclconsole； 3.发送第一条语句link_design-partxc7k325tffg900-2，此时会进入到synthesizeddesign界面；
Error1.[BD41-1356]Addressblockisnotmappedinto.PleaseuseAddressEditortoeithermaporexcludeit.修改方法.a、点击AddressEditor.b、在AddressEditor页面右击失败的接口，选择AutoAssignAddress（自动分配地址）即可成功解决.ps.这步我已经完成，所以AutoAssignAddress按钮变成灰色。Error2.[[BD41-238]Port/PinpropertyPOLARITYdoesnotmatchbetween/adwave_0/rst_n(ACTIVE_LOW)a
1、使用谷歌浏览器点击如下链接进入下载界面https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/vivado-design-tools/archive.html2、下一步，登陆你的XILINX账号，然后就可以下载了
Xilinx使用Microblaze软核进行功能开发时，需要将Vivado生成的硬件bit文件和Vitis生成的软件elf文件进行合并，生成软硬结合的bit文件，然后可以选择将该bit文件烧进FPGA、或者将该bit文件转换成mcs文件/bin文件然后烧录至Flash中。 目前使用到了两种合并Vivadobit文件和Vitiself文件的方法，两种方法亲测均有效：1、使用Vivado进行合并（1）Vivado工程RunSythesis—>RunImplementation—>GenerateBitsteam正常走完，生成硬件bit文件。（2）导入vitis工程编译完成后生成的el
出现上面的问题一般是由于观测核的时钟没有导致的，具体错误如下图，但是经过确定时钟是有的，没办法只能一点一点的把代码注释发现，小程序又是可以观测到ila观测核的，也就是说基本排除硬件问题通过一点点的定位发现，造成上面的问题是由于：本工程我是在其他型号的器件直接升级到其他器件类型，内部有ila核的观测时钟，是自动加上的，但是我实际工程已经没有用到sys_clk，造成一直显示无法观测的问解决方式：可以直接更改实际用的net名称，或者直接注释掉对应的XDC约束，该问题耽误了一个下午，记录下
