背景随着现代存储需求越来越快，对数据的传输要求也越来越高，万兆网还未普及，100G以太网需求就已经出现了，实现这种方案主要还是通过FPGA或者ASIC的方式。RDMA作为100G以太网解决方案的一个重要选择，关于RDMA的概念可参考博客https://blog.csdn.net/bandaoyu/article/details/112859853及https://zhuanlan.zhihu.com/p/164908617XILINX公司也有响应的解决方案，当然支持对应的IP对器件等级和型号自然是有要求的，基本上只有VU+级别的器件才支持；xilinx实现RDMA100G以太网主要是利用ERN

Vivado（vitis）新旧版本共存，更改默认打开工程版本有时候经常会安装多个版本的xilinx程序在电脑上来证明你的电脑硬盘真大，好大！但是太大也有坏处，就是你发现你每次双击工程文件，都会是默认老版本（或者新版本打开），并不是你要的姿势怎么办呢！修改**注册表**Computer\HKEY_CLASSES_ROOT\Vivado.Project.1\Shell\Open\Command更改成你所需要的姿势版本就可以了。再也不用担心每次打开老版本了。需要的时候再临幸吧

背景：xilinxA7器件，第一次遇到由GTX时钟做系统时钟，尝试输入MMCM产生其他时钟，遇到问题，记录下解决过程。TRY1:输入是差分时钟，直接接到MMCM，选择differentialclock 编译报错vivado12-1411:这是因为管脚接在GTXserdes时钟上，而MMCM差分时钟使用的输入BUFF是IBUFDS到全局时钟上。重新选用IBUFDS_GTE2，详情见尝试步骤try2。TRY2:时钟输入经过IBUFDS_GTE2输入BUFF后，接到MMCM报错PDCN-2721 提示IBUFDS_GTE2不能直接驱动mmcm，可以通过使用约束CLOCK_DEDICATED+ROUT

前言Vivado2018.2，配置好MicroBlazeUartlite等BlockDesign后，生成了bin、bin文件，此时烧写到FPGA板子上，发现没有任何动静，所以需要SDK的支持导出Hardware这里使用的Vivado2018.2，最新的Vivado版本，如Vivado2020.2，启动的SDK是：Vitis，启动方式稍微有点不同，后面补充Vivado2020.2版本的操作方法【File】->【Export】->【ExportHardware…】，导出FPGA的硬件设计文件这里勾选【Includebitstream】文件，方便XilinxSDK中下载FPGA程序如果不更改目录，默

解决Vivado仿真卡在executingsimulatestep问题描述：偶然打开vivado仿真时，一直卡在executingsimulatestep，卡的时间不等，过一段时间之后，vivado直接闪退。解决办法：1、强制关闭vivado软件。2、虽然vivado软件关了，但是系统后台还在运行着xsimk进程，需要打开资源监视器，搜索xsimk进程，再强制关闭所有与之有关的进程。3、再把该工程下的xxx.sim文件夹里面的所有仿真缓存删除。4、修改vivado的仿真设置，取消增量式仿真5、再启动仿真，问题解决。（此时可以再重新开启增量式仿真）

在用vivado综合代码时，发现utilization资源利用率很少，查了一下各个模块的LUT使用情况，发现只有.v ，而没有.sv文件。查了下原因主要是synthesis缺少了选项。1、designsources中右键相关sourcefiles的属性选择type为SystemVerilog 2、右键synthesis，选择setting，在MoreOptions选项处加上指令-sfcu 最后综合后查看LUT资源就会发现把整个.sv的模块也综合进去了。

1核心板简介创龙科技SOM-TLZ7x是一款基于XilinxZynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC工业核心板，处理器集成PS端双核ARMCortex-A9+PL端Artix-7架构28nm可编程逻辑资源，通过工业级B2B连接器引出千兆网口、USB、CAN、UART等通信接口，可通过PS端加载PL端程序，且PS端和PL端可独立开发。核心板经过专业的PCBLayout和高低温测试验证，稳定可靠，可满足各种工业应用环境。用户使用核心板进行二次开发时，仅需专注上层运用，降低了开发难度和时间成本，可快速进行产品方案评估与技术预研。 图1核心板正面图图2

目录一、引言二、实现方法1.打开vivado，点击左上角Tools，点击Settings 2.进入Settings之后，点击TextEditor3.在进行下一步操作之前，先到NotePad++应用所在文件夹复制路径，比如下面是我的，4.按照下图点击 5.在框中把步骤3那里复制过来的路径粘贴，然后把斜杠的方向反一下，再加上notepad++.exe[filename]。最后点击OK，大功告成。一、引言    从vivado中看代码不太方便，平时更喜欢用NotePad++，那么如何在VIVADO中查看或者修改代码时自动使用NotePad++打开呢？二、实现方法1.打开vivado，点击左上角Too

问题发现在进行DDR3实验时，仿真时出现以下报错信息。ERROR:[XSIM43-3322]StaticelaborationoftoplevelVerilogdesignunit(s)inlibraryworkfailed.谷歌翻译为：错误:[XSIM43-3322]顶层Verilog设计单元在库工作中静态精化失败。解决办法经过仔细检查，发现出现这个报错主要可能有以下两种原因：例化名写错initialbegin forceinst_top_ddr3_init.user_clk=user_clk;//用户控制时钟 //写指令FIFO控制模块 forceinst_top_ddr3_init.fi

摘要：Vivadoblockdesign导出与导入主要步骤：openblockdesign——File——Export——ExportblockdesignopenblockdesignFile——Export——Exportblockdesign将blockdesign保存到自己想要的位置，然后在Tclconsole中使用tcl命令，直接source 我在source的时候会遇到版本不一致的问题，这个时候需要先用当前版本更新了所有IP核之后重新导出blockdesign，生成tcl文件之后，再去进行source，即可解决。