前言使用vivado仿真的过程中，经常会遇到要查看某个信号的波形，但这个信号并没有被添加进来。这时就需要添加该信号，再重新仿真。遇到仿真时间较长的工程，效率会很低。有两种方法可以解决这个问题。一、配置软件首先打开settings，在弹出的页面中选中simulation，右侧出现simulation的配置页面，在simulation选项卡中xsim.simulate.log_all_signals的选项打上对钩，最后点击ok即可。需要注意的是，这个配置只对当前工程有效。也就是说换个工程后，要重新配置这个选项。二、TclConsole命令方式首先单击RunSimulation，在弹出的菜单中选择R
1.在硬件调试时遇见SDK报Cannotsuspend:TCFerrorreport：Command: RunControlsuspend和Memorywriteerrorat0x100000.APtransactiontimeout的错误. 出现错误时的现象是在PS端将PL端与PS端代码同时加上以后第一次运行没有问题，但是第二次只重新运行PS端代码时就会出现程序卡在初始化后无法运行，而当PL端在Vivado中先加PL端代码，而PS端再加代码时就会出现以下报错：APTransactionerror或者write0x00100000error。总之PL端与PS端不能分开加代码。2.解决1.
创建工程1、 23、项目名称不能有空格，目录不能含有中文路径4、5、6、 7、 8、 9、 10、 11、12、 13、14、 15、 16、 可以查看一下新建的文件 二、设置IP核1、2、3、 4、5、 6、 7、 可以查看到生成的ip核8、 找到例化模板，日常使用中可以根据需要设置。这里我们直接找到老师发的源文件，里面已经例化完成9、 10、 三、管脚约束1、 2、 3、查看手册，可以看到对应管脚 4、 5、 6、四、时序约束1、综合2、 3、4、 5、 6、7、 8、 五、仿真1、2、 3、4、 5、 6、7、 修改完记得保存 8、9、10、 11、 六、下载到开发板并
目前网络上的许多项目都是2019年之前的版本，使用2022.1版遇到各种小问题。这里使用一下petalinux工具。vivado,vitisHLS都安装在windows下，而petalinux 必须安装在linux下，尝试安装在windows10的wsl上失败了只能找个ubuntuPC来安装。本文件参考《PetaLinuxToolsDocumentation:ReferenceGuide(UG1144)》petalinux是什么？ PetaLinux是一套直接构建在Yocto项目顶层的定制工具，用于实现与赛灵思平台的集成。因此，在某种意义上PetaLinux仍属于Yocto。但赛
问题：有同学在使用vivado打开一些工程的时候，发现其中注释有乱码，现象如下图：原因分析：有的工程是从其他编码软件中移植而得，而工程V文件源码的代码部分在代码编辑软件中是可以通用的，由于注释部分含有中文，两款EDA软件对中文的字符编码格式不同，在工程移植到VIVADO过程中只关注了模块在新的工程中的功能效果而忽略了V文件本身的内容。 解决方法将需要在VIVADO中打开的含中文注释的V文件，修改为GB2312简体中文格式。具体方法如下：1、使用代码编辑工具（如notepat++）打开显示乱码的V文件，看是否在notepad++中显示正常。如果显示异常，则稍后作讨论，如果显示正常，说明只是字符格
【技巧】Vivado仿真器simulation显示模拟波形图（非数字波形）设置步骤其他设置步骤①打开Vivado的任意一个可以运行的工程②点击Simulation->RunBehavioralSimulation进行仿真③等待运行结束后会弹出如图2所示的数字波形图④右键点击需要查看模拟波形的项目，在WaveformStyle下选择Analog即可显示出模拟波形其他Simulation运行后的结果一般为十六进制的数值，我们可以通过右键需要改变进制的项目，点击Radix选择需要的进制，如有符号的十进制就选择SignedDecimal。
今天这篇博客，笔者向大家简单介绍XilinxFPGA中的Vivado时序约束基础知识，也为后续的学习打好铺垫。XilinxDesignConstraints(XDC)概述•XDC在本质上就是Tcl语言，但其仅支持基本的Tcl语法，如变量、列表和运算符等等，对其他复杂的循环以及文件I/O等语法可以通过在Vivado中source一个Tcl文件的方式来补充。•XDC可以像UCF一样作为一个整体文件被工具读入，也可以在实现过程中被当作一个个单独的命令直接执行。这就决定了XDC也具有Tcl命令的特点，即后面输入的约束在有冲突的情况下会覆盖之前输入的约束。•不同于UCF是全部读入再处理的方式，在X
VIVADO和MODELSIM联合仿真编译库问题初次在VIVADO中使用MODELSIM仿真器，或仿真时由于编译库问题报错，可进行如下步骤，个人经验，源于百度，如有问题，请多多指教。1.打开VIVADO，在工具栏点击Tools->CompileSimulationLibrariesCompiledLibrarylocation处选择编译库存放的位置，可在任意处新建文件夹即可；Simulationexecutablepath选择modelsim安装目录下win64文件夹，点击Compile进行编译。2.编译完成后，打开库路径下的modelsim.ini文件并找到“;mvc_lib=$MODEL_
在VIVADO上实现的非常简易的RISC-VCPU设计一、实验要求重述：1.实验目的2.实验要求：二、学习准备：1.什么cpu？2.cpu需要具有哪些部件？3.什么是RISC_CPU?4.RISCCPU的结构：三、各模块设计：1.时钟发生器：2.指令寄存器：3.累加器：4.算数运算器：5.数据控制器：6.地址多路器：7.程序计数器：8.状态控制器：9.地址译码器：10.rom和ram：11.cpu例化主模块：四、PC测试：以下来自本人的数字系统设计课程的实验设计报告，开发板采用的是ego1，平台采用VIVADO，VIVADO-modelsim联合仿真。其中代码来自北航夏宇闻老师编著的《Veri
目录实验任务：Vivado下IP核之PLL实验1、实验简介 2、实验环境3、实验原理3.1、PLLIP核简介3.2、MMCM和PLL各自的含义以及两者的区别3.3、PLL分频和倍频的工作原理3.4、实验任务4、建立工程4.1、PLLIP核配置4.2、模块设计4.3、编写代码4.4、Vivado自带仿真器的使用1、Vivado自带仿真器的使用《1》功能仿真需要的文件：2、编写TB文件4.5、仿真验证4.6、知识扩展不同仿真模式的区别1、RTL行为级仿真（功能仿真）2、综合后门级功能仿真（前仿真）3、时序仿真（后仿真）小结5、下载验证5.1、添加引脚约束5.2、上板验证6、本章总结7、拓展训练
