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快速上手Xilinx DDR3 IP核（3）----把MIG IP核封装成一个FIFO（上）（Native接口）

写在前面本文将把Xilinx的MIGIP核DDR3的Native接口进行二次封装，将其封装成一个类似FIFO的接口，使其应用起来更加方便简单。 DDR3系列文章：快速上手XilinxDDR3IP核----汇总篇（直达链接）1、框架这个类FIFO模块主要由以下几个部分组成：mig_ctrl：顶层模块，使用该模块通过控制MIGIP核间接实现对DDR3芯片的突发写、突发读。分为用户接口与DDR3控制接口，用于只需要控制用户接口即可实现对DDR3芯片的突发写、突发读。用户接口的应用类似FIFO接口，用户只需要提供写使能信号与写入的数

装成 Xilinx 61 xff xff0c fpga $verilog $DDR $ddr3 $Xilinx

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