题目背景笔试时间：2022.06.22应聘岗位：FPGA开发工程师题目评价难易程度：★★☆☆☆知识覆盖：★☆☆☆☆超纲范围：☆☆☆☆☆值得一刷：★☆☆☆☆文章目录1.使用最少的电路实现二分频，给出原理图。2.解释环形振荡器的构成和原理3.什么是建立时间和保持时间？4.建立时间和保持时间哪个和时钟速率有关？列出建立时间和保持时间违例的情况。5.详细给出建立时间和保持时间裕量的计算方法6.介绍FPGASLICEL的基本构成单元。7.不需要流水线。给出两种8bita/b的实现方法。8.介绍同步复位和异步复位的优缺点，写出异步复位同步释放的代码。9.分析如下电路可能产生的问题，解决？10.统计1024
回到首页：2023数字IC设计秋招复盘——数十家公司笔试题、面试实录推荐内容：数字IC设计学习比较实用的资料推荐题目背景笔试时间：2022.07.01应聘岗位：FPGA工程师题目评价难易程度：☆☆☆☆☆知识覆盖：★★☆☆☆超纲范围：☆☆☆☆☆值得一刷：★★☆☆☆文章目录单选（2分）1以下语句中clk的时钟周期是()2XilinxFPGA器件使用什么开发软件？3数字电路设计中竞争和冒险会带来电路上的毛刺，需要加入RC滤波电路滤除？4在边沿敏感的时序逻辑代码中使用()赋值。会导致综台前与综合后仿真结果不一致5关于VerilogHDL中的数字，请找出一下数字中最大的一个：6多层if
目录1、前言2、我这里已有的UDP方案3、该UDP协议栈性能4、详细设计方案网络PHYGMIIAXIS接口模块AXISFIFOUDP协议栈5、vivado工程详解6、上板调试验证并演示准备工作查看ARPUDP数据回环测试7、福利：工程代码的获取1、前言目前网上的fpga实现udp基本生态如下：1：verilog编写的udp收发器，但中间的FIFO或者RAM等调用了IP，或者不带ping功能，这样的代码功能正常也能用，但不带ping功能基本就是废物，在实际项目中不会用这样的代码，试想，多机互联，出现了问题，你的网卡都不带ping功能，连基本的问题排查机制都不具备，这样的代码谁敢用？2：带ping
针对啸叫的问题，本文设计了一种基于移频算法的啸叫抑制器。采用高性能音频编解码芯片对音频信号采样，移频器对采样所得的音频信号进行移频，移频频率范围为0~8Hz，再用音频芯片输出，采用FFT算法计算出啸叫点频率值，显示在LCD1602上，此移频器可达到快速有效的啸叫抑制效果。本系统采用Altera公司的CycloneII系列FPGA作为移频、FFT等系统功能实现的硬件支持，高精度音频编解码芯片WM8731作为音频信号的采样和输出控制。1啸叫检测方案本系统中采用傅里叶变换算法计算时域信号的频谱值来确定啸叫频率点。傅里叶变换一般采用快速傅立叶变换算法，该算法实现有两种方案，一种为硬件FFT，另一种用软
针对啸叫的问题，本文设计了一种基于移频算法的啸叫抑制器。采用高性能音频编解码芯片对音频信号采样，移频器对采样所得的音频信号进行移频，移频频率范围为0~8Hz，再用音频芯片输出，采用FFT算法计算出啸叫点频率值，显示在LCD1602上，此移频器可达到快速有效的啸叫抑制效果。本系统采用Altera公司的CycloneII系列FPGA作为移频、FFT等系统功能实现的硬件支持，高精度音频编解码芯片WM8731作为音频信号的采样和输出控制。1啸叫检测方案本系统中采用傅里叶变换算法计算时域信号的频谱值来确定啸叫频率点。傅里叶变换一般采用快速傅立叶变换算法，该算法实现有两种方案，一种为硬件FFT，另一种用软
实验板卡：xc7a100tlcsg324-2L，共20个开关实验要求
使用for语句实现，后续继续做并行优化…最近需要用verilog写一个矩阵乘法的简单模块，本来想着网上随便搜一个复制粘贴一下，却发现居然找不到有源码的（好多还上传到了CSDN资源），罢了罢了，照着Github的自己写一个吧。我写的是3*3的、数值位宽为[3:0]（0-15）的矩阵乘法，你完全可以根据你的板子资源加以更改：Verilog代码`timescale1ns/1psmodulemm(A,B,Result); input[35:0]A; //行*列*数据位宽3*3*4 input[35:0]B; output[89:0]Result; //行*列*数据位宽3*3*10， reg[7
说明使用Verilog接收发送，CAN数据帧和远程帧，由于条件有限，并没有实际下载到办卡上验证，只做了仿真验证，后续准确性验证后再行修改。CAN帧格式（1）标准数据帧：（2）扩展数据帧：（3）标准遥控帧与数据帧的区别就是没有数据字段；（4）扩展遥控帧系统时钟为100Mhz,CAN通信频率是10KHz,在tb处做了分频得到200Khz的时钟，为了能够稳定获取数据，所以需要在数据中间部位取数，所以增加了一个时钟计数，在cnt=10左右进行取数。CAN接收说明：CAN数据帧有直流平衡，即连续5个0后面必须插入一个1，连续5个1后面必须插入一个0，所以在接收的时候检测到连续5个0或者5个1后需要将后面
FPGA的PL端使用1G/2.5GEthernetPCS/PMAorSGMII核实现SFP千兆以太在实现SFP千兆以太网传输时需要使用TriModeEthernetMAC之间通过GMII接口连接或者PS端直接输出GMII接口。这里采用PL端实现，因此选择TriModeEthernetMAC选项。SFP使用的是千兆以太网，也就是使用1000BASEX模式，需要将速度设为1G。选择1000BASEX模式。有些PHY芯片也支持SGMII模式，根据实际硬件来进行设置。使用FPGA芯片的GTX收发器作为SFP+的接口，输入IP核内部的MMCM的时钟源选择为GTX收发器输出的时钟TXOUTCLK，该MMC
1.概述 随着处理器技术的不断发展，CPU(CentralProcessingUnit)的发展逐渐出现三种分支，分别是MCU(MicroController Unit，微控制器单元)和MPU（MicroProcessorUnit，微处理器单元）和DSP(DigitalSignalProcessing/Processor)数字信号处理器。 MCU在应用中比较常见的就是ST的芯片，比如STM32，就是通常所说的单片机（注意：MCU与单片机还是有细微的差异，不可等同）。而MPU可以认为是MCU的升级版，它的处理性能会比MCU更强，典型如ARM公司Cortex-A系列的片子
