在FPGA中PS:处理系统（ProcessingSystem)：就是与FPGA无关的ARM的SOC的部分。PL:可编程逻辑(ProgarmmableLogic)：就是FPGA部分。之所以叫PL，而不是叫FPGA,用英文简写可能便于理解区分，或者显得比较专业吧（/滑稽脸）对于ZYNQ，，就是两大功能块，PS部分和PL部分，ARM的SOC部分，和FPGA部分。我们可以通过调用IP核，系统会使用AXI(AdvancedeXtensibleInterface)接口将IP与处理器连接，也就是实现PL与PS互联，所以你会在教程中看到这样的图片：或者这样：
本次做的题目是：基于FPGA的倒计时显示电路设计， 题目要求如下： 详细要求如下： 本次设计的代码通过了仿真。（用的是quartus自带的仿真器） 这次设计分为两个模块，一个是倒计时的控制模块，另一个是数码管的显示模块。在倒计时控制模块中调用（例化）显示模块，从而实现分层设计。 关于数码管动态显示，可以参考我的这篇博客：FPGA项目（5）--FPGA控制数码管动态显示的原理_fpga数码管显示实验原理_嵌入式小李的博客-CSDN博客https://blog.csdn.net/guangali/article/
目录面试案例1一面（技术面试）二面（主管面试）三面（主管面试）面试案例2
文章目录数码管静态显示seg_595_static实验原理74HC595实验框图、波形图与代码原理数码管静态显示seg_595_static数码管是一种半导体发光器件，其基本单元是发光二极管。数码管按段数一般分为七段数码管和八段数码管，八段数码管比七段数码管多一个发光二极管（多一个小数点显示）。实验原理八段数码管是一个八字型数码管，分为八段：a、b、c、d、e、f、g、dp，其中dp为小数点，每一段即为一个发光二极管，这样的八段我们称之为段选信号。数码管常用的有10根管脚，每一段有一根管脚，另外两根管脚为一个数码管的公共端，两根互相连接。数码管分为共阳极数码管和共阴极数码管。共阳极数码管就是把
Xilinx使用Microblaze软核进行功能开发时，需要将Vivado生成的硬件bit文件和Vitis生成的软件elf文件进行合并，生成软硬结合的bit文件，然后可以选择将该bit文件烧进FPGA、或者将该bit文件转换成mcs文件/bin文件然后烧录至Flash中。 目前使用到了两种合并Vivadobit文件和Vitiself文件的方法，两种方法亲测均有效：1、使用Vivado进行合并（1）Vivado工程RunSythesis—>RunImplementation—>GenerateBitsteam正常走完，生成硬件bit文件。（2）导入vitis工程编译完成后生成的el
需求分析：FPGA通过光纤接收数据，将接受的数据写入ddr中，再通过srio将数据传递给dsp。光纤传输的数据量为17万个32bit数据。光纤速率分析：由于在光纤IP核中设置的速率为3.125G，单位bit。数据位宽为16bit。又由于光纤传输数据会进行8b/10b编码。因此单根光纤本地的传输速率为3.125*0.8/16=156.25Mbit/s（即ip核的时钟为156.25M），因此总速率为156.25*16bitDDR速率分析：由于ddr输入的实际物理宽度，即input进来的数据宽度为32bit。在ddr3的IP核中设置的clockperiod为800M（由于DDR在时钟上升都传输数据）
功能模块设计常规的LED灯只有亮（高电平）及暗（低电平）两种状态。如果产生一个周期性的脉冲信号用于驱动LED灯，则LED灯会出现闪烁状态。如果脉冲信号的频率足够高（大于人眼的分辨频率24Hz），则由于人眼的分辨率问题，看起来LED灯仍然是恒亮的。此时，只要控制脉冲信号的占空比（一个周期内高电平持续的时间占整个周期的比值），相当于控制了通过LED灯的平均电流大小，就可以控制LED灯的亮度。这种通过控制脉冲信占空比改变LED灯亮度的方法也称为脉冲宽度调制（PulseWidthModulation，PWM）。设计呼吸灯需要明确呼吸的频率。比如要求呼吸灯的呼吸频率为0.25Hz，呼吸周期为4s，即呼的
一.非阻塞赋值延时打拍always@(posedgeclk)begind1 本质上就是对数据进行多级寄存器缓存，延迟时间以clk的一个周期为单位，消耗的就是寄存器。比较适合延迟固定周期以及延迟周期比较短的情况。 缺点：延迟时间不方便控制，不适合延迟时间比较长的情况。二、移位寄存器延时reg[data_width*delay_width-1:00]data_r=0;always@(posedgeclk)begindata_r 这种方法利用的是移位寄存器的方法，用的是SLICEM资源。SLICEM可以在不使用触发器的条件下配置为32位移位寄存器（注意：只能左移）。这样，每个LU
这一部分主要介绍FPGA/CPLD设计的指导性原则，如FPGA设计的基本原则、基本设计思想、基本操作技巧、常用模块等。FPGA/CPLD设计的基本原则、思想、技巧和常用模块是一个非常大的问题，在此不可能面面俱到，只能我们公司项目中常用的一些设计原则与方法提纲携领地加以介绍，希望引起同事们的注意，如果大家能有意识的用这些原则方法指导日后的工作，不断积累和充实自己，将取得事半功倍的效果！本章主要内容如下：基本原则之一：面积和速度的平衡与互换；基本原则之二：硬件原则；基本原则之三：系统原则；基本原则之四：同步设计原则；基本设计思想与技巧之一：乒乓操作；基本设计思想与技巧之二：串并转换；基本设计思想与
眼看着到了秋招，做了一些公司的笔试题，发现基本都考了数电的各种触发器，我忘得一干二净还相互混淆，今天就来把这些触发器一起汇总了！ps：发现软件开发的八股文很多，硬件开发的八股文很少，只能靠自己总结了，FPGA八股文会持续更新，直到我找到工作！目录触发器的输入输出触发器的分类基本RS触发器同步触发器—RS触发器同步D触发器同步JK触发器同步T触发器触发器的输入输出触发器：一种具有记忆功能，能够存储0和1这样的数字信息的电路，是构成时序逻辑电路的基本逻辑器件触发器的输出端状态：0或者1触发器输出端收到有效激励信号的时候：状态可以翻转0→1、1→0若输入激励信号不是有效信号：触发器输出状态保持不变（
