1.理论学习状态机简写为FSM，也称为同步有限状态机，我们简称为状态机。所以说同步时因为状态机中所有的状态跳转都是在时钟的作用下进行的，而有限则是说状态机的个数有限的。状态机分为两大类，即Moore状态机和Mealy状态机，其共同的特点是：状态的跳转只和输入有关。区别主要是在输出的时候：若最后的输出只和当前状态有关而与输入无关则称为Moore型状态机；若最后的输出只和当前状态有关还和输入有关则称为Mealy型状态机。状态机的每一个状态代表一个事件。从执行当前事件到执行另一事件我们称为状态的跳转或状态的转移，我们需要做的就是执行该事件然后跳转到下一个事件。有研究显示状态机可以描述除相对论和量子力
FPGA时序部分不管是笔试还是面试都太容易被考察到了，把这部分的知识点进行汇总！目录时钟基本概念时钟源门控时钟时钟延迟时钟偏移（skew）时钟抖动（jitter） 时序分析 什么是时序分析？时序路径三要素时序分析基本概念上升沿&下降沿建立时间&保持时间clockarrivetimedataarrivetimedatarequiredtimeslack时钟基本概念时钟源根据时钟源在数字设计模块中位置的不同，可以将时钟源分为外部时钟源和内部时钟源。外部时钟源RC/LC 振荡电路：利用正反馈或负反馈电路产生周期性变化时钟信号。此类时钟源电路简单，频率变化范围大，但工作频率较低，稳定度不高。无源/有源
1、Cyclone系列FPGA芯片的命名方法许多IC芯片表面都会有一行或多行由字母、数字组成的字符串，这就是芯片的“身份证”，用以表示芯片的相关信息，使用者可通过其了解芯片的生产厂家、产品系列、性能、容量等相关参数，FPGA也不例外。FPGA生产厂商众多，不同厂商对自家产品都会有自己独特命名方式。前面说到，我们使用的是Intel（Altea）公司Cyclone系列的FPGA芯片，那自然要了解它的命名规则。 许多IC芯片表面都会有一行或多行由字母、数字组成的字符串，这就是芯片的“身份证”，用以表示芯片的相关信息，使用者可通过其了解芯片的生产厂家、产品系列、性能、容量等相关参数，FPGA也不例外
目录 一、创建Vivado工程二、创建VerilogHDL文件三、添加管脚约束四、时序约束五、生成BIT文件六、Vivido仿真七、上板再补充一、创建Vivado工程1、启动Vivado，在Vivado开发环境里点击“CreateProject”，创建新工程。 2、弹出窗口点击“Next”，在弹出的窗口中输入工程名和存放的工程路径，工程名在这里我取的run_led；工程路径不能含有中文字符，路径名也不宜太长。 3、点击“Next”后，在后面弹出的窗口，在工程类型中选择“RTLProject”；目标语言Targetlanguage中选择“Verilog”。在添加文件窗口中直接点击“Next”
一、设计目的1、熟悉MAX+PLUSⅡ、QUARTUSⅡ软件的使用；2、熟悉EDA/SOPC、FPGA基本结构；3、熟悉EDA开发的基本流程。二、设计原理所谓表决器就是对于一件事，由多个人投票，如果同意的票数过半，就认为此事可行；否则如果否决的票数过半，则认为此事不行。七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4时，则认为同意；反之，当否决的票数大于或者等于4时，则认为不同意。实验中用7个按键来表示七个人，当对应的按键按下时，输入为“1”，表示此人同意；否则若按键输入为‘0’，则表示此人反对。表决的结果用一个LED表示，若表决的结果为同意，则输出‘0’，LED被点亮；否则，
目录1、RGMII接口概要2、RGMII接口介绍2.1MII接口2.2RMII接口2.3 GMII接口2.4RGMII接口1、RGMII接口概要以太网的通信离不开物理层PHY芯片的支持，以太网MAC和PHY之间有一个接口，常用的接口有MII、RMII、GMII、RGMII等。MII（MediumIndependentInterface，媒体独立接口）：MII支持10Mbps和100Mbps的操作，数据位宽为4位在100Mbps传输速率下，时钟频率为25Mhz在10Mbps传输速率下，时钟频率为2.5MhzRMII（ReducedMII）：RMII是MII的简化版，数据位宽为2位在100Mbps
目录1、RGMII接口概要2、RGMII接口介绍2.1MII接口2.2RMII接口2.3 GMII接口2.4RGMII接口1、RGMII接口概要以太网的通信离不开物理层PHY芯片的支持，以太网MAC和PHY之间有一个接口，常用的接口有MII、RMII、GMII、RGMII等。MII（MediumIndependentInterface，媒体独立接口）：MII支持10Mbps和100Mbps的操作，数据位宽为4位在100Mbps传输速率下，时钟频率为25Mhz在10Mbps传输速率下，时钟频率为2.5MhzRMII（ReducedMII）：RMII是MII的简化版，数据位宽为2位在100Mbps
STM32与FPGA之间的SPI通讯SPI通讯协议SPI协议物理层协议层STM32的SPI特性及架构STM32的SPI架构SPI初始化结构体（STM32标准库）STM32实验代码FPGA从机代码编写实验结果SPI通讯协议SPI协议物理层SPI协议是一种高速全双工的通信总线。SPI设备之间的连接方式如图所示：SPI通讯使用3条总线及一个片选线，SCK为时钟信号线，MISO为主设备输入/从设备输出，MOSI为主设备输出/从设备输入。协议层下图就是SPI通讯的通讯时序：1）采样时刻，MISO与MOSI的数据才有效，高电平表示为“1”，低电平表示为“0”。2）通讯的起始信号：片选信号由高变低；SPI的
STM32与FPGA之间的SPI通讯SPI通讯协议SPI协议物理层协议层STM32的SPI特性及架构STM32的SPI架构SPI初始化结构体（STM32标准库）STM32实验代码FPGA从机代码编写实验结果SPI通讯协议SPI协议物理层SPI协议是一种高速全双工的通信总线。SPI设备之间的连接方式如图所示：SPI通讯使用3条总线及一个片选线，SCK为时钟信号线，MISO为主设备输入/从设备输出，MOSI为主设备输出/从设备输入。协议层下图就是SPI通讯的通讯时序：1）采样时刻，MISO与MOSI的数据才有效，高电平表示为“1”，低电平表示为“0”。2）通讯的起始信号：片选信号由高变低；SPI的
作为一个有一定工作经验（划水好多年）的FPGA工程师，很多模块都已经学习过或者使用过，但是如果让我重新实现，感觉又是一脸懵。因此，这是我发文档的原因。对于自己来说，这是一个总结归纳的过程，对读者，可能是一次解惑。后期，将会逐渐分享DDR/ETH/SERDES/PCIe/SPI/FFT/FIR等等应用、调试经历。2022.8.4@gz如果有疑惑的地方，可以站内信->共同探讨！概述在FPGA的开发过程中，FIFO几乎是所有工程中都会使用的一个存储器IP。在很多场合，例如数据的跨时域处理，流水线命令等，可以说是最佳选择。普通的FIFO（native），不管是在altera/xilinx/lattic
