目录第一部分、关于白平衡的知识 1、MATLAB自动白平衡算法的实现1.1、matlab代码1.2、测试效果1.3测试源图2、为什么摄像头采集的图像要做白平衡3、自动白平衡算法总结4、FPGA设计思路4.1、实时白平衡的实现4.2、计算流程优化思路 第二部分、硬件实现1、除法IP核的调用方法2、乘法IP核的调用方法3、verilog代码第三部分、实现结果1、白平衡前后对比2、总结第一部分、关于白平衡的知识 1、MATLAB自动白平衡算法的实现 大家先测试下面这段自动白平衡MATLAB代码，代码来源于以下这篇博客，我只不过加上了注释，更多细节请大家参考这篇博客：图像白平衡
目录1、前言版本更新说明给读者的一封信FPGA就业高端项目培训计划免责声明2、相关方案推荐我已有的FPGA视频拼接叠加融合方案本方案在XilinxKintex7系列FPGA上的应用本方案在XilinxArtix7系列FPGA上的应用3、设计思路框架视频源选择ov5640i2c配置及采集动态彩条多路视频拼接算法图像缓存视频输出PL端逻辑工程源码架构PS端SDK软件工程源码架构4、工程源码11：掌握1路视频拼接用法5、工程源码12：掌握2路视频拼接6、工程源码13：掌握3路视频拼接7、工程源码14：掌握4路视频拼接8、工程源码15：掌握8路视频拼接9、工程源码16：掌握16路视频拼接10、工程移植
1、前言没玩过图像缩放都不好意思说自己玩儿过FPGA，这是CSDN某大佬说过的一句话，鄙人深信不疑。。。目前市面上主流的FPGA图像缩放方案如下：1：Xilinx的HLS方案，该方案简单，易于实现，但只能用于Xilinx自家的FPGA；2：非纯Verilog方案，大部分代码使用Verilog实现，但中间的fifo或ram等使用了IP，导致移植性变差，难以在Xilinx、Altera和国产FPGA之间自由移植；3：纯Verilog方案；本文使用XilinxZynq7000系列FPGAZynq7020实现VideoProcessingSubsystem图像缩放，输入视频源采用OV5640摄像头模组
目录1、前言版本更新说明给读者的一封信FPGA就业高端项目培训计划免责声明2、相关方案推荐我这里已有的FPGA图像缩放方案本方案在XilinxKintex7系列FPGA上的应用本方案在XilinxArtix7系列FPGA上的应用本方案在国产FPGA紫光同创系列上的应用本方案在国产FPGA高云系列上的应用3、设计思路框架设计框图视频源选择ov5640i2c配置及采集动态彩条图像缩放模块详解图像缩放模块使用图像缓存视频输出PL端逻辑工程源码架构PS端SDK软件工程源码架构4、vivado和matlab联合仿真5、工程代码9详解：掌握图像缩放模块用法6、工程代码10详解：掌握图像缩小操作7、工程代码
文章目录前言一、图像传感器厂商二、图像传感器的参数解析三、图像传感器中的全局曝光和卷帘曝光四、处理传感器图像数据流程1.研究当前图像传感器输出格式2.FPGA处理图像数据总结前言最近也是未来需要考虑做的一件事情是，如何通过FPGA/ZYNQ去做显微镜图像观测下的图像采集传输与后续的处理。目前显微镜观测领域通常是以PC端连接工业相机接口，这个接口可以是USB3.0，可以是网口，也可以是其它传输方式。常常通过工业相机输出的为视频流数据，厂商会提供对应的协议，只需要用他们的软件去进行控制即可，但这种方式，明显不自由，也会受一些限制。如果能够做一款自己的工业相机出来，是不是会把这种限制给解决。当然，这
【前言】1.1 XilinxZynqSoC系列 针对不同的应用领域，Xilinx公司设计开发了各种逻辑资源规模和集成各种外设功能的ZynqSOC器件，包括专为成本优化的Zynq-7000平台，面向高性能实时计算应用领域的ZynqUltraScale+MPSoC，面向射频通信的ZynqUltraScale+RFSoC，以及具备高度可扩展特性的自适应加速平台ACAP。具体相关知识大家可以下去查询。1.2XilinxZynq-7000SoC介绍 Zynq-7000系列是赛灵思公司推出的一系列全可编程片上系统，基于XilinxSoC架构。这些产品在单个设备上集成了功能丰富的
ZYNQ芯片的电源分PS系统部分和PL逻辑部分，两部分的电源分别是独立工作。PS系统部分的电源和PL逻辑部分的电源都有上电顺序，不正常的上电顺序可能会导致ARM系统和FPGA系统无法正常工作。 PS部分的电源有VCCPINT、VCCPAUX、VCCPLL和PSVCCO。 VCCPINT为PS内核供电引脚，接0.85V； VCCPAUX为PS系统辅助供电引脚，接1.8V； VCCPADC为PSADC供电； VCCPLL为PS的内部时钟PLL的电源供电引脚，也接1.2V； MGTRAVCC0V85V PSVCCO为BANK的电压，包含VCCO_MIO0，VCCO_MIO1和
ZYNQ_PLPS_LOOP摘要：在ZYNQ中设计了自定义的PL端数据处理器，通过DMA连接到AXI总线，完成了PS和该PL端的数据交互等功能。开发板型号：Zynq-7000SoCXC7Z305FPGA开发平台：Vivado2019.1；VivadoSDK2019.1Github源码：https://github.com/CY0807/Vivado_FIFO_Test.git1文件描述（文件见GitHub仓库）（1）vivado_project存放了vivado和sdk原始工程文件（2）c_project_demo存放了sdk工程中所用的核心代码（3）image中存放了项目运行中间过程的重要截
1、axi_hp0_wr.v模块代码解析 该模块实现AXIHP总线写入数据到DDR3的操作。该模块的接口如下。rst_n为系统复位信号；i_clk、i_data_rst_n、i_data_en和i_data为FPGA逻辑需要写入到DDR3的数据输入接口。i_clk为同步时钟信号，i_data_rst_n用于复位FIFO，i_data_en拉高表示数据总线i_data有效，将被写入到FIFO中缓存。余下的AXI_*信号为AXIHP总线接口，读取FIFO中的数据，送往DDR3的指定地址空间。moduleaxi_hp0_wr#( parameterSTAR_ADDR=32'h0100_0
Xilinx推出的VivadoHLS工具可以直接使用C、C++或SystemC来对Xilinx系列的FPGA进行编程，从而提高抽象的层级，大大减少了使用传统RTL描述进行FPGA开发所需的时间。VivadoHLS的功能简单地来说就是把C、C++或SystemC的设计转换成RTL实现，这样就可以在XilinxFPGA或Zynq芯片的可编程逻辑中综合并实现，我们仍然是在进行硬件设计，只不过使用的不再是硬件描述语言。以实现LED闪烁为例，通过使用HLS生成一个LED闪烁IP，并导入到Vivado中验证，学习掌握使用HLS快速设计IP的方法。开发环境：Windows软件版本：Vivado2017.4验
