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xilinx srio ip学习笔记之axistream接口

提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档xilinxsrioip学习笔记之axistream接口前言接口转化前言srio的IQ接口都是基于axistream的,以前没怎么用过axistream的接口,或者说没怎么用过复杂条件下的axistream的接口,今天就来总结和改造一下包括以下信号wireireq_tvalid;wireireq_tready;wireireq_tlast;wire[63:0]ireq_tdata;wire[7:0]ireq_tkeep;wire[31:0]ireq_tuser;axistream一边是发送端,一边是接收端。接收端的时序还比较好判断