1.基于Carry4进位链设计原理常见的基于FPGA开发的TDC有直接计数法，多相位时钟采样法，抽头延迟线法等，之前内容为基于多相位的TDC，本章节中，主要讲解基于抽头延迟线法。在XilinxFPGA开发中，实现抽头延迟线法有很多种，如使用IODELAY构建延迟进位链，此处将介绍基于Carry4进位链的TDC设计原理。在上次讲解的抽头延迟链TDC原理中，延迟链上的延迟单元对应XilinxFPGA芯片的Carry4模块中的MUXCY(选通器)元素，每个Carry4单元包含四个MUXCY。如图1所示，为XilinxFPGA内部Carry4的内部结构图(具体可以参考ug474_7Serise_CLB

1.基于Carry4进位链设计原理常见的基于FPGA开发的TDC有直接计数法，多相位时钟采样法，抽头延迟线法等，之前内容为基于多相位的TDC，本章节中，主要讲解基于抽头延迟线法。在XilinxFPGA开发中，实现抽头延迟线法有很多种，如使用IODELAY构建延迟进位链，此处将介绍基于Carry4进位链的TDC设计原理。在上次讲解的抽头延迟链TDC原理中，延迟链上的延迟单元对应XilinxFPGA芯片的Carry4模块中的MUXCY(选通器)元素，每个Carry4单元包含四个MUXCY。如图1所示，为XilinxFPGA内部Carry4的内部结构图(具体可以参考ug474_7Serise_CLB

文章目录系列目录与传送门一、半加器与全加器1.1、半加器1.2、全加器二、多bit加法（以4bit为例）2.1、串行（行波）进位加法器（RCA）2.2、超前进位加法器（Carry-LookaheadAdder，CLA）三、进位链CARRY43.1、端口3.2、内部组成3.3、推断3.4、测试实例系列目录与传送门        《从底层结构开始学习FPGA》目录与传送门一、半加器与全加器        FPGA底层的CARRY4本质上就是用来实现最基本的加、减法运算的，在了解CARRY4之前，我们需要对1bit以及多bit的二进制加法及其FPGA实现做一个了解。        1bit的二进制加

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