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2.2 Verilog 组合逻辑 UDP

与非门实例组合逻辑UDP中,状态表规定了不同的输入组合和相对应的输出值,没有指定的任意组合输出值为x。一个简单的与非门UDP可以表示如下:primitivenand_my(out,a,b);  output   out;  input    a,b;  table  //a    b   :   out;   0    0   :   1;   0    1   :   1;   1    0   :   1;   1    1   :   0;  endtableendprimitive如上一节所阐述,端口列表和声明部分可以改为:primitivenand_my( output   out,

2.2 Verilog 组合逻辑 UDP

与非门实例组合逻辑UDP中,状态表规定了不同的输入组合和相对应的输出值,没有指定的任意组合输出值为x。一个简单的与非门UDP可以表示如下:primitivenand_my(out,a,b);  output   out;  input    a,b;  table  //a    b   :   out;   0    0   :   1;   0    1   :   1;   1    0   :   1;   1    1   :   0;  endtableendprimitive如上一节所阐述,端口列表和声明部分可以改为:primitivenand_my( output   out,