1、在Python2.x中raw_input()和input()，两个函数都存在，其中区别为:raw_input()将所有输入作为字符串看待，返回字符串类型。input()只能接收"数字"的输入，在对待纯数字输入时具有自己的特性，它返回所输入的数字的类型（int,float）。2、在Python3.x中raw_input()和input()进行了整合，去除了raw_input()，仅保留了input()函数，其接收任意任性输入，将所有输入默认为字符串处理，并返回字符串类型。例如：Python2.3.4(#1,Feb22005,11:44:13)[GCC3.4.320041212(RedHat3
门级建模中介绍的内置门单元，例如and，or,nor等，均属于Verilog自带的一整套标准原语，即通常所说的内置原语。此外，Verilog还为用户提供了自己编写原语的能力，这种原语就是用户自定义原语（UserDefinedPrimitive，简称UDP）。在UDP中，不能调用其他module或primitive，调用方式和门级原语完全相同。UDP类型主要有以下2种，后面将逐一介绍。组合逻辑UDP：输出仅取决于输入信号的组合逻辑。时序逻辑UDP：下一个输出值不但取决于当前输入值，还取决于当前的内部状态。UDP定义UDP的定义不依赖于模块定义，因此可以出现在模块定义外，也可以单独在文件里定义。U
门级建模中介绍的内置门单元，例如and，or,nor等，均属于Verilog自带的一整套标准原语，即通常所说的内置原语。此外，Verilog还为用户提供了自己编写原语的能力，这种原语就是用户自定义原语（UserDefinedPrimitive，简称UDP）。在UDP中，不能调用其他module或primitive，调用方式和门级原语完全相同。UDP类型主要有以下2种，后面将逐一介绍。组合逻辑UDP：输出仅取决于输入信号的组合逻辑。时序逻辑UDP：下一个输出值不但取决于当前输入值，还取决于当前的内部状态。UDP定义UDP的定义不依赖于模块定义，因此可以出现在模块定义外，也可以单独在文件里定义。U
与非门实例组合逻辑UDP中，状态表规定了不同的输入组合和相对应的输出值，没有指定的任意组合输出值为x。一个简单的与非门UDP可以表示如下：primitivenand_my(out,a,b); output out; input a,b; table //a b : out; 0 0 : 1; 0 1 : 1; 1 0 : 1; 1 1 : 0; endtableendprimitive如上一节所阐述，端口列表和声明部分可以改为：primitivenand_my( output out,
与非门实例组合逻辑UDP中，状态表规定了不同的输入组合和相对应的输出值，没有指定的任意组合输出值为x。一个简单的与非门UDP可以表示如下：primitivenand_my(out,a,b); output out; input a,b; table //a b : out; 0 0 : 1; 0 1 : 1; 1 0 : 1; 1 1 : 0; endtableendprimitive如上一节所阐述，端口列表和声明部分可以改为：primitivenand_my( output out,
时序逻辑UDP与组合逻辑UDP在定义形式和行为功能上均有不同，主要区别如下：1、时序逻辑UDP的输出端必须声明为reg型。2、时序逻辑UDP可以用initial语句初始化。3、状态表格式也稍有不同：...::;4、时序逻辑UDP状态表每行由3部分组成：输入部分、当前状态和输出状态，用冒号":"隔开。5、current_state就是输出寄存器的当前值,next_state就是输出寄存器的新值。next_state由输入和current_state共同决定。6、状态表的输入项可以是电平，也可以是跳边沿的形式。表示时序逻辑的UDP主要分为2种：电平触发UDP与边沿触发UDP。电平触发UDP电平触发
时序逻辑UDP与组合逻辑UDP在定义形式和行为功能上均有不同，主要区别如下：1、时序逻辑UDP的输出端必须声明为reg型。2、时序逻辑UDP可以用initial语句初始化。3、状态表格式也稍有不同：...::;4、时序逻辑UDP状态表每行由3部分组成：输入部分、当前状态和输出状态，用冒号":"隔开。5、current_state就是输出寄存器的当前值,next_state就是输出寄存器的新值。next_state由输入和current_state共同决定。6、状态表的输入项可以是电平，也可以是跳边沿的形式。表示时序逻辑的UDP主要分为2种：电平触发UDP与边沿触发UDP。电平触发UDP电平触发
