Alwaysblock1组合逻辑always块的使用，注意这里的wire和reg综合出来的结果是一样的，这里只是verilog语法导致二者声明不一样。//synthesisverilog_input_versionverilog_2001moduletop_module(inputa,inputb,outputwireout_assign,outputregout_alwaysblock);assignout_assign=a&b;always@(*)beginout_alwaysblock=a&b;endendmoduleAlwaysblock2组合逻辑用阻塞赋值，时序逻辑用非阻塞赋值，这里
Module模块例化的两种方式：按端口位置例化、按端口名例化。moduletop_module(inputa,inputb,outputout);mod_ainstance1(.in1(a),.in2(b),.out(out));endmoduleModulepos按端口顺序例化。moduletop_module(inputa,inputb,inputc,inputd,outputout1,outputout2);mod_ainst(out1,out2,a,b,c,d);endmoduleModulename按端口名例化moduletop_module(inputa,inputb,inputc
Vector0向量赋值。moduletop_module(inputwire[2:0]vec,outputwire[2:0]outv,outputwireo2,outputwireo1,outputwireo0);//Modulebodystartsaftermoduledeclarationassignoutv=vec;assigno2=vec[2];assigno1=vec[1];assigno0=vec[0];endmoduleVector1注意使用未声明的接口会隐式地生成一个1bit的wire变量，加一个`default_nettypenone可以不隐式声明，从而找到一些隐藏的bug。
挺早以前就刷了里面一些题，结果不知道为啥登录账号刷题记录又没了，强迫症又让我不想从中间开始刷。既然如此，那就从头开始刷吧。QWQStepone第一题，没啥好说的。moduletop_module(outputone);//Insertyourcodehereassignone=1'b1;endmoduleZero同样没啥好说的。moduletop_module(outputzero);//Modulebodystartsaftersemicolonassignzero=1'b0;endmoduleWireassign赋值。moduletop_module(inputin,outputout);
目录总结：1）实验1部分2）实验2部分3）实验3部分实际的仿真结束掌握在generatorgenerotor和initiator的握手通信为了便于外部chnl_root_test直接控制并randomize发送数据，故把 generator从agent里面拿出来 验证结构接下来看fifo_full_test中的内容 总结：1）实验1部分主要是修改chnl_trans类，并对里面要发送的数据添加rand，便于随机化，并尝试使用生成随机种子命令-sv_seedrandom来生成不同的数据，最后1.4 是熟悉通过mailbox握手通信的过程，生成了两个对象req和rsp, 而在同一时刻，最多有3个
APB总线信号： APB总线状态机与读写Timing IDIE是初始化态；SETUP是从机被PSELx选中以后进入的状态，只维持一个cycle，下一个周期的上升沿到ENABLE态；ENABLE要使PENABLEHIGH，同时如果没有继续transfer那么从ENABLE跳到IDIE，如果有继续transfer从ENABLE跳到SETUP(有点glitch可以接受)；从SETUP到ENABLE调整期间所有信号(地址数据控制)都要保持稳定写 2个cycle进行一次transfer的timing；为了减低功耗，transfer结束后不会改变地址数据信号，除非下一次transfer开始。这实际
跟着教程写了几种方法，才发现自己写的虽然能实现，但比较繁琐。教程有三种方法：1.移位法，每次左移一位，相比我自己写的，优点是不用把每一种情况都写出来。但是需要考虑左移到最后一位时需要自己再写个赋值语句重新回到第一位。2.位拼接法，循环左移，每一次都把最后一位放到第一位，其他六位左移一位，克服了移位法的问题，简化了代码。3.调用已有模块法，调用4-16译码器刚好可以实现流水灯，需要额外的counter作为译码器的输入。移位法moduleled_run1(//移位法clk,reset,led);inputclk;inputreset;outputreg[7:0]led;reg[5:0]coun
简介开发板：EGO1开发环境：Windows10+XilinxVivado2020数字逻辑大作业题目7：乒乓球比赛模拟机的设计乒乓球比赛模拟机用发光二极管（LED）模拟乒乓球运动轨迹，是由甲乙双方参赛，加上裁判的三人游戏（也可以不用裁判）。管脚约束代码：点击查看代码set_propertyIOSTANDARDLVCMOS33[get_portsCLK]set_propertyIOSTANDARDLVCMOS33[get_portshitA]set_propertyIOSTANDARDLVCMOS33[get_portshitB]set_propertyPACKAGE_PINP17[get_po
这次设计一个可以接收多字节（通过修改例化时的位宽实现）的串口接收模块。 当接收到9个字节的数据，但是我们只需要8个字节的数据时候，我们需要的是前八位的数据还是后八位的数据我们无法确定。 所以我们需要设定一种传输协议，这种协议我们可以自定义规则。我们就设定前缀为8'h55+8'hA5，后缀为8'hF0的一串数据即为我们需要的数据。1、状态机的设定 2、需要的模块(1)8位串口接收模块`timescale1ns/1ps////////////////////////////////////////////////////////////////////////////////////Compan
前言之前一直眼馋Sipeed的Tang系列，正好遇到有工程需要高速控制并行总线，就买了NANO9K和Primer20K试试水买回来先拆的贵的20k，结果发现Sipeed设计师有奇怪的脑回路：核心板没有指示灯，没有集成下载器tf卡在核心板与底板中间藏着，JTAG丝印在背面JTAG接口和官方下载器需要扭麻花形式连接调整供电bank需要手动拆除0R电阻。板载晶振27MHz，很奇怪的频率结果就是失去了调试的兴趣，随便写了个分频器输出1pps脉冲了事。之后拆了NANO9K，这个就比20K好用多了，板载一串LED，虽然一些板载资源占用了IO，但还是比较方便调试的。Sipeed还有个问题就是，例程太少，点灯
