文章目录 概述 $time $stime $realtime 总结与参考概述 在做仿真的时候，常常需要获取仿真时间以便了解被测模块的测试情况。Verilog语法提供了3个系统任务----$time、$stime、$realtime，这3个系统任务都可以在仿真时（无法综合）获取当前仿真时刻的时间值，但其使用也有一点小小的区别。$time 调用系统任务$time，将会获得一个64位的integer型变量，其表示调用该系统任务时的仿真时间。需要注意的是，其值会自动缩放到`timescale任务所定义的时间单位。下面举个
文章目录 概述 $time $stime $realtime 总结与参考概述 在做仿真的时候，常常需要获取仿真时间以便了解被测模块的测试情况。Verilog语法提供了3个系统任务----$time、$stime、$realtime，这3个系统任务都可以在仿真时（无法综合）获取当前仿真时刻的时间值，但其使用也有一点小小的区别。$time 调用系统任务$time，将会获得一个64位的integer型变量，其表示调用该系统任务时的仿真时间。需要注意的是，其值会自动缩放到`timescale任务所定义的时间单位。下面举个
数字IC全站文章索引demo版（建议收藏慢慢看）一、项目说明1.1索引目的1.2收录原则1.3投稿方式1.4版本迭代二、数字IC学习路线三、通用技能篇3.1数字电路3.2硬件描述语言(Verilog)3.3linux操作系统3.4C语言3.5微机原理3.6汇编语言3.7计算机组成原理3.8计算机体系架构3.9STA静态时序分析3.10SystemVerilog3.11UVM3.12SVA3.13信号与系统3.14数字信号处理四、总线、接口与协议4.1UART协议4.2SPI协议4.3I2C协议4.4AMBA协议4.4.1AHB4.4.2APB4.4.3AXI4.4.4AXI-stream4.4
数字IC全站文章索引demo版（建议收藏慢慢看）一、项目说明1.1索引目的1.2收录原则1.3投稿方式1.4版本迭代二、数字IC学习路线三、通用技能篇3.1数字电路3.2硬件描述语言(Verilog)3.3linux操作系统3.4C语言3.5微机原理3.6汇编语言3.7计算机组成原理3.8计算机体系架构3.9STA静态时序分析3.10SystemVerilog3.11UVM3.12SVA3.13信号与系统3.14数字信号处理四、总线、接口与协议4.1UART协议4.2SPI协议4.3I2C协议4.4AMBA协议4.4.1AHB4.4.2APB4.4.3AXI4.4.4AXI-stream4.4
说明：1、本代码为原创设计，仅供学习使用。2、从这篇开始，这个专栏将正式进入到RTL设计阶段。3、这篇文章过后还会有AXI-lite，XilinxAXI主机等代码的分析，供大家学习参考。一、功能说明二、测试结果三、设计讲解四、RTL代码(Verilog)AXI2DPRAM双口RAM同步FIFO五、能够自动比对数据的仿真代码一、功能说明该设计为一个AXI4接口的双口SRAM，支持读写最大outstanding数为30。数据位宽为32bit，RAM深度为256。（可按需修改）支持burst方式为INCRburst长度支持1~16读写设计分离，不会产生访问阻塞。二、测试结果如上图所示，tb中先后向A
说明：1、本代码为原创设计，仅供学习使用。2、从这篇开始，这个专栏将正式进入到RTL设计阶段。3、这篇文章过后还会有AXI-lite，XilinxAXI主机等代码的分析，供大家学习参考。一、功能说明二、测试结果三、设计讲解四、RTL代码(Verilog)AXI2DPRAM双口RAM同步FIFO五、能够自动比对数据的仿真代码一、功能说明该设计为一个AXI4接口的双口SRAM，支持读写最大outstanding数为30。数据位宽为32bit，RAM深度为256。（可按需修改）支持burst方式为INCRburst长度支持1~16读写设计分离，不会产生访问阻塞。二、测试结果如上图所示，tb中先后向A
目录常规带使能计数器加减计数器环形计数器约翰逊（Johnson）计数器（扭环形计数器）简易秒表低功耗可恢复计数器计数器的介绍计数器是应用最广泛的逻辑部件之一。计数器可以统计输入脉冲的个数，具有计时、计数、分频、定时、产生节拍脉冲等功能。计数器的种类繁多，根据计数器中触发器时钟端的链接方式，分为同步计数器和异步计数器；根据计数方式，分为二进制计数器、十进制计数器和任意进制计数器；根据计数器中的状态变化规律，分为加法计数器、减法计数器和加/减计数器。 常规带使能计数器介绍：带使能端的模100异步清零计数器为例1.设计代码//以带使能的模100异步清零计数器为例----------`timescal
目录常规带使能计数器加减计数器环形计数器约翰逊（Johnson）计数器（扭环形计数器）简易秒表低功耗可恢复计数器计数器的介绍计数器是应用最广泛的逻辑部件之一。计数器可以统计输入脉冲的个数，具有计时、计数、分频、定时、产生节拍脉冲等功能。计数器的种类繁多，根据计数器中触发器时钟端的链接方式，分为同步计数器和异步计数器；根据计数方式，分为二进制计数器、十进制计数器和任意进制计数器；根据计数器中的状态变化规律，分为加法计数器、减法计数器和加/减计数器。 常规带使能计数器介绍：带使能端的模100异步清零计数器为例1.设计代码//以带使能的模100异步清零计数器为例----------`timescal
Verilog有符号数与无符号数的相互转化最近在使用DA转换时碰到一个问题，DA芯片输入的数值必须是正的，但输出的数据为有符号数，涉及到一个转化的问题，写一篇博客总结一下。问题描述一、正数二、负数1.-1282.-1结论三、延伸总结问题描述把8位有符号数(-128-127)转化为8位无符号数(255-0),转化到255-0是因为该DA模块输入数据越大反而输出电压越小。一、正数比较显然，直接用127减该数就可以。二、负数举两个例子：1.-128-128补码为1000_0000，用127-（-128）,计算器计算为：用Verilog写个简单的模块仿真一下：modulesubtraction(inp
Verilog有符号数与无符号数的相互转化最近在使用DA转换时碰到一个问题，DA芯片输入的数值必须是正的，但输出的数据为有符号数，涉及到一个转化的问题，写一篇博客总结一下。问题描述一、正数二、负数1.-1282.-1结论三、延伸总结问题描述把8位有符号数(-128-127)转化为8位无符号数(255-0),转化到255-0是因为该DA模块输入数据越大反而输出电压越小。一、正数比较显然，直接用127减该数就可以。二、负数举两个例子：1.-128-128补码为1000_0000，用127-（-128）,计算器计算为：用Verilog写个简单的模块仿真一下：modulesubtraction(inp
