一、FIFO相关基础知识 1、FIFO的全称是：First-in-first-out。FIFO可分为同步FIFO和异步FIFO。同步FIFO：数据写入FIFO的时钟和数据读出FIFO的时钟是同步的。异步FIFO：数据写入FIFO的时钟和数据读出FIFO的时钟是异步的。注：读写时钟有特定的相位关系也属于同步时钟。同步FIFO的作用：一般用来当做交互数据的一个缓冲，即其主要作用就是一个buffer。异步FIFO主要有两个作用：第一实现数据在不同时钟域传输，第二实现不同数据宽度的数据接口。 2、同步FIFO主要由三部分构成：（1）FIFO写控制逻辑：产生FIFO写地址、写有效信号、同时产生FIF
使用Verilog实现常见的加法器本文使用VerilogHDL实现一些简单的加法器，本人水平有限，希望大佬能够多指证开发环境与仿真环境QuartusPrime(18.0)Modelsim第一种加法器件：半加器半加器可以用于计算两个单比特二进制数的和，C表征进位输出，S表述计算的结果。半加器的真值表化简以后的逻辑表达式可以表达为：s=a’b+ab’c=abVerilog代码块modulehalf_adder( input IN_a, input IN_b, output s, outputC_o);assigns=IN_a^IN_b;assignC_o=IN_a&IN_b;endmodule第二
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合VerilogHDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。🔥文章和代码已归档至【Github仓库：hardware-tutorial】，需要的朋友们自取。或者关注公众号【AIShareLab】，回复FPGA也可获取。文章目录状态图的建立过程状态图描述方法单个always块描述状态机的方法（尽量避免）两个always块描述状态机的方法（推荐写法）使用三个always块分别描述三种描述方法比较状态图的建立过程设计一个序列检测器电路。功能是检测出串行输入数据Sin中的4位二进制序
1.前言 其实在此之前我是学习verilog语言的，本以为以后工作都只会遇到或者用到verilog，但怎么也没有想到会遇到vhdl这个硬茬子，而且还是整个工程。 刚拿到工程，本以为只是单纯verilog，没想到一打开工程文件，这不妥妥的vhdl吗？乍一看，工程目录下的年份居然是2014年，好家伙八年前的东西，而且所有目录下的年份基本没有改变，是有多久没更新了，这不玩我吗？但这是交给我的任务，干不了只能卷铺盖走人了，没办法只能硬着头皮干。 起初我就在想现在开发平台都那么完善了，并且vhdl和verilog都是硬件描述语言，应该相差不会很大，所以就在想有
写在前面：本章将理解编码器与解码器、多路复用器与多路分解器的概念，通过使用Verilog实现多样的解码器与多路分解器，通过FPGA并使用Verilog实现。Ⅰ.前置知识0x00解码器与编码器（Decoder/Encoder）解码器(Decoder)：执行转换和处理过程以将Encoding数据恢复到之前的电路。编码器(Encoder)：将特定数据转换和处理为其他形式或格式的电路，以确保安全或缩小数据的大小。编码器和解码器用于将任意两种符号体系相互转换。0x01多路复用器 MUX与多路分解器DeMUX多路复用器MUX(Multiplexer)，能接收多个输入信号，按每个输入信号可恢复方式合成单个输
写在前面：本章将理解编码器与解码器、多路复用器与多路分解器的概念，通过使用Verilog实现多样的解码器与多路分解器，通过FPGA并使用Verilog实现。Ⅰ.前置知识0x00解码器与编码器（Decoder/Encoder）解码器(Decoder)：执行转换和处理过程以将Encoding数据恢复到之前的电路。编码器(Encoder)：将特定数据转换和处理为其他形式或格式的电路，以确保安全或缩小数据的大小。编码器和解码器用于将任意两种符号体系相互转换。0x01多路复用器 MUX与多路分解器DeMUX多路复用器MUX(Multiplexer)，能接收多个输入信号，按每个输入信号可恢复方式合成单个输
前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：编码/译码器的应用 功能特性： 采用 XilinxArtix-7XC7A35T芯片 配置方式：USB-JTAG/SPIFlash高达100MHz的内部时钟速度 存储器：2MbitSRAM N25Q064ASPIFlash（样图旧款为N25Q032A）通用IO：Switch：x8LED：x16Button：x5DIP：x8 通用扩展IO：32pin音视频/显示： 7段数码管：x8VGA视频输出接口 Audio音频接口 通信接口：UART：USB转UART Bluetooth：蓝牙模块 模拟接口
前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：编码/译码器的应用 功能特性： 采用 XilinxArtix-7XC7A35T芯片 配置方式：USB-JTAG/SPIFlash高达100MHz的内部时钟速度 存储器：2MbitSRAM N25Q064ASPIFlash（样图旧款为N25Q032A）通用IO：Switch：x8LED：x16Button：x5DIP：x8 通用扩展IO：32pin音视频/显示： 7段数码管：x8VGA视频输出接口 Audio音频接口 通信接口：UART：USB转UART Bluetooth：蓝牙模块 模拟接口
Verilog中主要用以下4种系统任务来显示（打印）调试信息：$display,$write,$strobe,$monitor。$display$display使用方法和C语言中的printf函数非常类似，可以直接打印字符串，也可以在字符串中指定变量的格式对相关变量进行打印。例如：$display("Thisisatest.");//直接打印字符串$display("Thisisatestnumber:%b.",num);//打印变量num为二进制格式如果没有指定变量的显示格式，变量值会根据在字符串的位置显示出来，相当于参与了字符串连接。例如：$display("Thisisatestnumb
目录1、CameraLink视频协议简介2、FPGA实现CameraLink视频解码3、vivado工程介绍4、福利：工程源码获取1、CameraLink视频协议简介CameraLink的详细不必深究，作为FPGA数据采集者而言，我们只需关心他的传输时序和传输协议。CameraLink相机输出分三种模式：Base模式：称之为基本模式或初级模式，通常配置为一个CameraLink芯片和一根电源线；有1个标准CameraLink接口，对应的是1对时钟差分信号和4对数据差分信号；解码后的数据位宽为281=28位；分为ABC三个Port；Medium模式：中级模式，配置为两个CameraLink芯片和
