目录 写在前面偶数分频Verilog实现TestBench测试文件RTL视图仿真波形奇数分频Verilog实现TestBench测试文件RTL视图仿真波形任意小数分频Verilog实现TestBench测试文件RTL视图仿真波形 写在前面在实际的项目工程中，经常需要不同的时钟频率工作，或者在一些笔试面试中，时钟分频也会被问到，因此这篇文章介绍几种常见的时钟分频的案例：偶数分频、奇数分频、任意小数分频。偶数分频偶数分频是最常见的分频方式也是最简单的，只需要一个简单的计数器即可，如果要实现4分频的时钟，只需要计数器从0计数到3，然后输出的时钟在计数到1和3的时钟翻转即可。Verilog实现//`

4.1介绍偶数时钟分频很好实现，使用一个计数器累加到一定值再清零，同时翻转电平就可以了。本章主要讲的是奇数分频和小数分频。4.2同步整数分频器使用Moore状态机可以轻松的实现同步整数分频，需要几分频就有几种状态，但是如果是奇数分频，那么输出就不可能为50%占空比。  如图使用了一个七个状态的Moore状态机实现了7分频，其中4个状态输出为0，3个状态输出为1，显然占空比不为50%4.3具有50%占空比的奇数整数分频1、以期望输出频率的一半产生两个正交相位时钟（90°相位差）。2、将两个波形异或得到输出频率。对于整奇数N分频：1、创建一个计数到N-1的计数器。2、使用两个T触发器，并且第一个触

4.1介绍偶数时钟分频很好实现，使用一个计数器累加到一定值再清零，同时翻转电平就可以了。本章主要讲的是奇数分频和小数分频。4.2同步整数分频器使用Moore状态机可以轻松的实现同步整数分频，需要几分频就有几种状态，但是如果是奇数分频，那么输出就不可能为50%占空比。  如图使用了一个七个状态的Moore状态机实现了7分频，其中4个状态输出为0，3个状态输出为1，显然占空比不为50%4.3具有50%占空比的奇数整数分频1、以期望输出频率的一半产生两个正交相位时钟（90°相位差）。2、将两个波形异或得到输出频率。对于整奇数N分频：1、创建一个计数到N-1的计数器。2、使用两个T触发器，并且第一个触

关键词：偶数分频，奇数分频，半整数分频，小数分频初学Verilog时许多模块都是由计数器与分频器组成的，例如PWM脉宽调制、频率计等。分频逻辑也往往通过计数逻辑完成。本节主要对偶数分频、奇数分频、半整数分频以及小数分频进行简单的总结。偶数分频采用触发器反向输出端连接到输入端的方式，可构成简单的2分频电路。以此为基础进行级联，可构成4分频，8分频电路。电路实现如下图所示，用Verilog描述时只需使用简单的取反逻辑即可。如果偶数分频系数过大，就需要对分频系数N循环计数进行分频。在计数周期达到分频系数中间数值N/2时进行时钟翻转，可保证分频后时钟的占空比为50%。因为是偶数分频，也可以对分频系数中

关键词：偶数分频，奇数分频，半整数分频，小数分频初学Verilog时许多模块都是由计数器与分频器组成的，例如PWM脉宽调制、频率计等。分频逻辑也往往通过计数逻辑完成。本节主要对偶数分频、奇数分频、半整数分频以及小数分频进行简单的总结。偶数分频采用触发器反向输出端连接到输入端的方式，可构成简单的2分频电路。以此为基础进行级联，可构成4分频，8分频电路。电路实现如下图所示，用Verilog描述时只需使用简单的取反逻辑即可。如果偶数分频系数过大，就需要对分频系数N循环计数进行分频。在计数周期达到分频系数中间数值N/2时进行时钟翻转，可保证分频后时钟的占空比为50%。因为是偶数分频，也可以对分频系数中