北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客关注作者的uu们可以进群啦~ 目录 方法一：modelsim仿真检验结果1.1verilog代码1.1.1decode_38.v（顶层模块）1.1.2decode_38_tb.v1.2仿真步骤1.3仿真结果&&波形显示方法二：FPGA操作显示结果2.1verilog代码2.1.1decode_38.v2.1.2decoders.v2.2结果表示 方法一：modelsim仿真检验结果1.1verilog代码1
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客作者建群啦！！！欢迎关注我的uu们加群交流哦~目录一.verilog代码add.v二.管脚分配三.实验效果3.1说明编辑 3.2实验操作流程3.3动画效果一.verilog代码add.vmoduleadd_initial(a,b,ci_1,si,ci);inputa,b,ci_1;outputsi,ci;wirep,g;assignp=a^b;assigng=a&b;assignsi=p^ci_1;ass
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客关注作者的uu们可以进群啦~ 目录一.verilog代码1.1decoder_led.v1.2decoders.v二.管脚分配三.效果展示四.问题一.verilog代码1.1decoder_led.vmoduledecoder_led(A,RBI,LT,BI_RBO,seg_led,seg_led_DP,seg_led_DIG); input[3:0]A; inputRBI;//灭零输入信号 inputLT
【2022.04西南交大数电实验】【2022.04.17更新修改了一个错误：assignCO=(upd&(Q==4'd9))|(~upd&(Q==4'd0)&~clr);~clr改为了clr：assignCO=(upd&(Q==4'd9))|(~upd&(Q==4'd0)&clr);另外，把代码修得整齐好看了一点】【代码参考博主weixin_49270464，已进行适当修改，符合实验要求。本代码及波形已通过老师验收。仅供参考。】moduleyck_1716_3_1(codeout,Q,clkin,clr,CO,upd,en,load,data); inputclkin,clr,upd,en,l
实验七数字钟设计（*****） 实现一个六十进制数字时钟，秒到60则归零重加，同时让分加1，分加到60归零重加，并让小时加1，小时加到24归零重加。要求用数码管1,0显示秒值，数码管3,2显示分值，小时以十六进制形式显示在led灯上。文件结构顶层文件 `timescale1ns/1psmoduletotal(inputclk,//开关，开时复位inputreset,output[6:0]show,//表示怎么亮output[3:0]dn0,//表示4个数码管哪个亮output[7:0]hour//表示下面LED的情况);//最后输出就是这三个信号wire[3:0]minh;wire[3:0
要求：用VerilogHDL以层次化的设计方法，结合实验1（需修改部分代码），使用下文计数器模块代码“Code-17进制计数器”，将计数器输出Q与译码器输入x相连，译码器输出codeout锁定到实验箱的LED上，设计一个彩灯控制器。LED在控制电路的驱动下，按图2所示规律点亮/熄灭（●表示亮灯，○表示灭灯）。对整体电路进行仿真，应当能够看到en为高电平时计数器的输出值自动增加，相应地译码器的输出依次变化，并循环。真值表： enX0X1X2Codeout0Codeout1Codeout2Codeout3Codeout4Codeout50000000000100000000010010000011
【2022.04西南交大数电实验】 moduleyck_1716_2(codeout,clk,en,Q); inputclk,en; output[2:0]Q; output[6:0]codeout; yck_1716_2_1a(clk,en,Q); yck_1716_2_2b(codeout,Q);endmodulemoduleyck_1716_2_1(clk,en,Q);inputclk,en;outputreg[2:0]Q;always@(posedgeclk)begin if(en==1'b1) begin if(Qmoduleyck_1716_2_2(codeout,Q); inp
西南交大数电实验练习写HDL的好地方实验要求一、实验目的1、巩固组合逻辑电路设计、仿真方法。2、学习VerilogHDL层次化文件设计。二、实验内容实验内容按以下步骤，用VerilogHDL描述和仿真图示电路。该电路实现1位二进制加法，X、Y分别是加数、被加数，CIN是低位来的进位，COUT是向高位的进位，S是相加的和。真值表如下：编辑1、门级描述与仿真（1）新建工程文件，工程名是：_学号_V1_1bit_adder_ga(1位加法器门级描述)；（2）新建VerilogHDL文件，将代码输入。注意：输入输出端口名必须与图上的名字完全一致，否则无法仿真！【5分】（3）选择菜单Processing
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.密码箱的功能和安全性显示：输入部分：确认键：复位键：输出部分：二.verilog代码三.消抖模块四.管脚分配一.密码箱的功能和安全性下面介绍本博客实现的密码箱的显示、输入和输出构架：显示：FPGA开发版上右数码管常亮，显示你还有几次尝试机会。代码中人为规定了尝试机会为3次。每错一次，右数码管上显示的数字都会减少1。如果三次尝试都失败了，密码箱会被锁死。输入部分：四位二进制密码：四个拨码开关的调节。确
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客注意：本篇文章所有绝对路径的展示都来自上一篇博客北邮22级信通院数电：Verilog-FPGA（2）modelsim北邮信通专属下载、破解教程_青山如墨雨如画的博客-CSDN博客目录操作步骤及批注步骤一步骤二*批注*批注*批注*批注步骤三步骤四*批注：*几种常见问题*1.Unabletocheckoutalicense.*问题描述*解决方法*2.objects和process中都没有东西*问题描述*解决方法
