2.1概述这章主要内容是ASIC设计时的一些建议，这些建议独立于EDA和工艺，主要针对模块设计和存储器接口。2.2同步设计同步设计特点：单个主时钟和单个主置位/复位信号驱动设计中所有时序器件。同步设计：ASIC设计时域控制最安全的方法。2.2.1避免使用使用行波计数器。行波计数器：将触发器输出作为其他触发器的时钟输入端，由于数据相对时钟会有延迟，所以不推荐这种使用方式。2.2.2门控时钟门控单元会导致时钟偏移，并会引入尖峰脉冲单元作用于触发器。可能仿真正常，综合出问题。 2.2.3双边沿或混合边沿时钟 缺点：为使用同步复位和使用插入扫描链这样的测试方法带来麻烦，增加了确认关键信号路径的难度。不
2.6.1用同步复位进行设计 上面两个电路功能一样，但是下面的电路如果load信号为X，触发器便会停在不定态。可以使用编译指令告诉指定的信号为复位信号，综合工具就会使该信号尽可能接近触发器，防止初始化的问题发生。（将这些指令加入RTL代码中以避免重新综合）2.6.1.1使用同步复位的优点。保证电路100%同步。同步复位会综合为更小的触发器，特别是复位信号被触发器输入逻辑门控（如上图）。确保复位只发生在有效时钟沿，过滤掉毛刺。一些设计中复位由内部产生，这样的设计中使用同步复位信号，可以将时钟间的复位毛刺过滤掉。 2.6.1.2缺点不是所有ASIC库中都带有内置的同步复位触发器，很容易把复位逻辑
2.6.1用同步复位进行设计 上面两个电路功能一样，但是下面的电路如果load信号为X，触发器便会停在不定态。可以使用编译指令告诉指定的信号为复位信号，综合工具就会使该信号尽可能接近触发器，防止初始化的问题发生。（将这些指令加入RTL代码中以避免重新综合）2.6.1.1使用同步复位的优点。保证电路100%同步。同步复位会综合为更小的触发器，特别是复位信号被触发器输入逻辑门控（如上图）。确保复位只发生在有效时钟沿，过滤掉毛刺。一些设计中复位由内部产生，这样的设计中使用同步复位信号，可以将时钟间的复位毛刺过滤掉。 2.6.1.2缺点不是所有ASIC库中都带有内置的同步复位触发器，很容易把复位逻辑
4.1介绍偶数时钟分频很好实现，使用一个计数器累加到一定值再清零，同时翻转电平就可以了。本章主要讲的是奇数分频和小数分频。4.2同步整数分频器使用Moore状态机可以轻松的实现同步整数分频，需要几分频就有几种状态，但是如果是奇数分频，那么输出就不可能为50%占空比。 如图使用了一个七个状态的Moore状态机实现了7分频，其中4个状态输出为0，3个状态输出为1，显然占空比不为50%4.3具有50%占空比的奇数整数分频1、以期望输出频率的一半产生两个正交相位时钟（90°相位差）。2、将两个波形异或得到输出频率。对于整奇数N分频：1、创建一个计数到N-1的计数器。2、使用两个T触发器，并且第一个触
4.1介绍偶数时钟分频很好实现，使用一个计数器累加到一定值再清零，同时翻转电平就可以了。本章主要讲的是奇数分频和小数分频。4.2同步整数分频器使用Moore状态机可以轻松的实现同步整数分频，需要几分频就有几种状态，但是如果是奇数分频，那么输出就不可能为50%占空比。 如图使用了一个七个状态的Moore状态机实现了7分频，其中4个状态输出为0，3个状态输出为1，显然占空比不为50%4.3具有50%占空比的奇数整数分频1、以期望输出频率的一半产生两个正交相位时钟（90°相位差）。2、将两个波形异或得到输出频率。对于整奇数N分频：1、创建一个计数到N-1的计数器。2、使用两个T触发器，并且第一个触
3.6握手信号方法 1）X将数放在数据总线上兵发出xreq信号，表示有效数据已经发到接收器Y的数据总线上。2）xreq信号同步到接收器时钟域ylk上。3）Y在识别xreq同步的信号yreq2后，锁存数据总线上信号。4）Y发出确认信号yack，表示其已经接收了数据。5）yack同步到发送时钟xclk上。6）X识别到同步的xack2信号后，将下一个数据放到数据总线上。如图，安全地将一个数据从发送器传输到接收器需要5个时钟周期。3.6.1握手信号的要求数据应在发送时钟域内稳定至少两个时钟上升沿。xreq宽度应该超过两个上升沿时钟，否则从高速时钟域到低速时钟域传递可能无法捕捉到该信号。3.6.2握手信
3.6握手信号方法 1）X将数放在数据总线上兵发出xreq信号，表示有效数据已经发到接收器Y的数据总线上。2）xreq信号同步到接收器时钟域ylk上。3）Y在识别xreq同步的信号yreq2后，锁存数据总线上信号。4）Y发出确认信号yack，表示其已经接收了数据。5）yack同步到发送时钟xclk上。6）X识别到同步的xack2信号后，将下一个数据放到数据总线上。如图，安全地将一个数据从发送器传输到接收器需要5个时钟周期。3.6.1握手信号的要求数据应在发送时钟域内稳定至少两个时钟上升沿。xreq宽度应该超过两个上升沿时钟，否则从高速时钟域到低速时钟域传递可能无法捕捉到该信号。3.6.2握手信
3.8异步FIFO（双时钟FIFO） 如上图，X通过xclk将数据写入FIFO，Y通过yclk将数据读出。注意这里写满标志信号在写时钟域，空信号在读时钟域。对比握手信号，异步FIFO用于对性能要求较高的设计中，尤其是时钟延迟比系统资源更重要的环境中。异步FIFO主要需要注意信号亚稳态的问题。3.8.1避免用二进制计数器实现指针如果使用二进制计数，一次可能变换多位，这时就需要将多位数据同步到另一个时钟域，很容易造成错误。3.8.2使用格雷码取代二进制计数格雷码优势是在一个数变成另一个数时，只有一位出现变化。所以其在转换中最多只会一位错误，读取时要么读到旧值，要么读到新值，但是不会读到其他值。3
3.8异步FIFO（双时钟FIFO） 如上图，X通过xclk将数据写入FIFO，Y通过yclk将数据读出。注意这里写满标志信号在写时钟域，空信号在读时钟域。对比握手信号，异步FIFO用于对性能要求较高的设计中，尤其是时钟延迟比系统资源更重要的环境中。异步FIFO主要需要注意信号亚稳态的问题。3.8.1避免用二进制计数器实现指针如果使用二进制计数，一次可能变换多位，这时就需要将多位数据同步到另一个时钟域，很容易造成错误。3.8.2使用格雷码取代二进制计数格雷码优势是在一个数变成另一个数时，只有一位出现变化。所以其在转换中最多只会一位错误，读取时要么读到旧值，要么读到新值，但是不会读到其他值。3
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